用於提供圖像感測像素的襯底的導電性的方法、設備及系統的製作方法
2023-06-13 02:13:51 2
專利名稱：用於提供圖像感測像素的襯底的導電性的方法、設備及系統的製作方法
技術領域：
本發明大體來說涉及圖像傳感器，且特定來說，並不排他地涉及互補金屬氧化物半導體(「CMOS」)圖像傳感器。
背景技術：
圖I圖解說明根據現有技術的像素陣列結構，其中兩個相鄰CMOS圖像傳感器(CIS)像素100形成於安置於經P型摻雜的矽襯底105上方的經 P型摻雜的外延(或「外延(印i)」)層140內。當光產生的電荷載體(例如，電荷載體150)淺形成於像素100內時，其經歷朝向光電傳感器或光電二極體(「ro」)區115的強向上吸引力(由箭頭145展示)，此歸因於ro區115與下伏的經P型摻雜的外延層140之間的空乏區或P-N接面。在所圖解說明的實施例中，經P型摻雜的釘扎層135上覆於ro區115上以鈍化其表面。通過隔離結構來分離CIS像素100，例如，安置於經P型摻雜的阱130內的淺溝槽隔離(STI)區160。CIS像素100包含在經P摻雜的阱(未展示)內鄰近於ro區115安置的像素電路(未展示)。此像素電路可著手ro區115內的圖像電荷的獲取以復位在ro區115內所積累的圖像電荷以使CIS像素100為下一圖像作準備或將由CIS像素100獲取的圖像數據傳送出。當使襯底105極薄時(例如，在背側照明(BSI)CIS的情況下)及/或當使像素數目極大時，襯底105內的橫向電阻可變得相對大且降低像素陣列的性能。因此，與經增加的襯底電阻相關聯的性能限制成問題-特別是在BSI裝置中。其它薄襯底裝置(例如，在絕緣體上覆矽(SOI)襯底上製作的那些或併入有隱埋式集極層的那些)也可具有類似問題。
發明內容
在本發明的一個實施例中，一種像素陣列包括多個像素，其安置於外延層中或所述外延層上，所述外延層具有形成於其表面中的溝槽，所述外延層鄰接襯底，所述多個像素包含摻雜劑阱，其安置於所述外延層內至少所述襯底與所述溝槽之間；隔離區，其安置於所述溝槽內；及觸點，其安置於所述溝槽內，所述隔離區環繞所述溝槽內的所述觸點。在本發明的一個實施例中，所述隔離區的一部分形成延伸穿過所述隔離區的腔，所述觸點在所述腔內從所述摻雜劑阱延伸到所述外延層的所述表面。在本發明的一個實施例中，所述摻雜劑阱沿平行於所述外延層的表面的方向延伸超過所述隔離區的外部邊界。在本發明的一個實施例中，所述摻雜劑阱環繞所述隔離區。在本發明的一個實施例中，所述觸點安置於所述像素陣列中的兩個像素的相應元件之間。在本發明的一個實施例中，所述觸點安置於所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間。在本發明的一個實施例中，所述觸點包含經摻雜的多晶矽。
在本發明的一個實施例中，所述像素陣列包含CMOS像素陣列。在本發明的一個實施例中，一種圖像感測裝置包括襯底；外延層，其鄰接所述襯底，溝槽形成於所述外延層的表面中；像素陣列，其包含安置於所述外延層中或所述外延層上的多個像素，所述像素陣列包含摻雜劑阱，其安置於所述外延層內至少所述襯底與所述溝槽之間；隔離區，其安置於所述溝槽內；及觸點，其安置於所述溝槽內，所述隔離區環繞所述溝槽內的所述觸點；及控制電路，其耦合到所述像素陣列以通過所述像素陣列控制圖像的獲取。在本發明的一個實施例中，所述隔離區的一部分形成延伸穿過所述隔離區的腔，所述觸點在所述腔內從所述摻雜劑阱延伸到所述外延層的所述表面。
在本發明的一個實施例中，所述摻雜劑阱沿平行於所述外延層的表面的方向延伸超過所述隔離區的外部邊界。在本發明的一個實施例中，所述摻雜劑阱的一部分環繞所述隔離區的一部分。在本發明的一個實施例中，所述觸點安置於所述像素陣列中的兩個像素的相應元件之間。在本發明的一個實施例中，所述觸點安置於所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間。在本發明的一個實施例中，所述觸點包含經摻雜的多晶矽。在本發明的一個實施例中，所述像素陣列包含CMOS像素陣列。在本發明的一個實施例中，在像素陣列的外延層的表面中蝕刻溝槽，襯底鄰接所述外延層；執行摻雜以在所述外延層內至少所述襯底與所述溝槽之間形成摻雜劑阱；在所述溝槽內沉積電介質材料；蝕刻所述電介質材料以形成隔離區，所述隔離區的一部分形成延伸穿過所述隔離區的腔；及在所述腔內沉積觸點。在本發明的一個實施例中，在所述像素陣列中的兩個像素的相應元件之間沉積所述觸點。 在本發明的一個實施例中，在所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間沉積所述觸點。在本發明的一個實施例中，所述觸點包含經摻雜的多晶矽。
在隨附圖式中的各個圖中，通過舉例方式且並非限制方式圖解說明本發明的各種實施例，且圖中圖I是展示根據現有技術的像素陣列的特徵的框圖。圖2是圖解說明根據實施例的成像系統的特徵的框圖。圖3是圖解說明根據實施例的成像系統內的兩個4T像素的像素電路的特徵的電路圖。圖4是展示根據實施例的像素陣列結構中的特徵的表面正視圖及剖面圖兩者的框圖。圖5A到5F是圖解說明根據一個實施例的用於形成像素陣列結構的工藝的剖面圖的框圖。
圖6是圖解說明根據實施例的用於操作像素陣列的工藝的流程圖。
具體實施例方式某些實施例提供用於促進像素陣列的半導體襯底中的導電性的技術。所述半導體襯底可鄰接其中安置有像素陣列的一個或一個以上像素結構(及/或將像素陣列的一個或一個以上像素結構安置到其上)的外延層。舉例來說，所述襯底可比鄰接外延層較重摻雜。
隔離區及摻雜劑阱可各自安置於外延層內。隔離區可包含電介質材料，例如，二氧化矽及/或用於限制電串擾的多種其它隔離材料中的任一者。摻雜劑阱可包含比外延層的其它區較重摻雜的區。隔離區可位於形成於外延層的表面中的溝槽中。 在某些實施例中，摻雜劑阱的至少一部分可安置於襯底與隔離區的一部分之間。舉例來說，可執行摻雜工藝以至少在襯底與其中安置或待安置隔離區的溝槽之間形成摻雜阱。在實施例中，可在摻雜劑阱的摻雜之後蝕刻或以其它方式形成溝槽。另外，摻雜劑阱可沿平行於外延層的表面的方向延伸超過隔離區的外圍。通過圖解說明且並非限制的方式，摻雜劑阱的一部分可(例如)在外延層的表面中及/或在外延層內的某一平面中環繞隔離區的一部分。在某些實施例中，觸點也安置於外延層內，例如，安置於其中安置隔離區的同一溝槽中。舉例來說，隔離區的一部分可形成延伸穿過隔離區的腔。所述腔可曝露摻雜劑阱或以其它方式接達摻雜劑阱，例如，其中可將觸點材料安置到所述腔中且安置到摻雜劑阱的下伏部分上以在摻雜劑阱與外延層的表面之間提供導電通道。觸點可安置於溝槽中，例如，其中隔離區環繞溝槽內的觸點。觸點還可在腔內從摻雜劑阱延伸到外延層的表面，其中觸點可用於耦合到跡線或其它結構以用於經由摻雜劑阱及觸點從襯底汲取電流。在實施例中，隔離區的一部分可(例如)在外延層的表面中及/或在外延層內的某一平面中環繞觸點的一部分。在環繞隔離區內安置此觸點改進了像素陣列的可用區域的利用。舉例來說，先前經設計以僅提供串擾隔離的像素陣列架構中的區可適於進一步提供用於從像素陣列的襯底汲取電流的路徑。圖2是圖解說明根據一個實施例的成像系統200的選擇元件的框圖。成像系統200的所圖解說明實施例包含像素陣列205、讀出電路210、功能邏輯215及控制電路220。像素陣列205可包含二維(「2D」)照明成像傳感器或像素(例如，像素P1、P2.....
Pn)陣列。在一個實施例中，每一像素為互補金屬氧化物半導體(「CMOS」)成像像素。如所圖解說明，每一像素可布置成行(例如，行Rl到Ry)及列(例如，列Cl到Cx)以獲取人、地方或對象的圖像數據，然後可使用所述圖像數據來再現所述人、地方或對象的2D圖像。在每一像素已獲取其圖像數據或圖像電荷之後，所述圖像數據可通過讀出電路210而讀出且傳送到功能邏輯215。讀出電路210可包含放大電路、模/數(「ADC」)轉換電路或其它電路。功能邏輯215可僅存儲所述圖像數據或甚至通過應用圖像後效果(例如，修剪、旋轉、移除紅眼、調整亮度、調整對比度或以其它方式)來操縱所述圖像數據。在一個實施例中，讀出電路210可沿讀出列線(所圖解說明)一次讀出圖像數據行，或可使用例如同時所有像素的串行讀出或全並行讀出等多種其它技術(未圖解說明)來讀出所述圖像數據。控制電路220可耦合到像素陣列205以控制像素陣列205的操作特性。舉例來說，控制電路220可產生用於控制圖像獲取的快門信號。在一個實施例中，快門信號是用於在單個獲取窗期間同時啟用像素陣列205內的所有像素以同時捕獲其相應圖像數據的全局快門信號。在替代實施例中，快門信號是其中在連續獲取窗期間順序地啟用每一像素行、列或群組的捲簾快門信號。圖3是圖解說明根據一個實施例的像素陣列內的兩個四電晶體(「4T」)像素的像素電路300的電路圖。像素電路300是用於實施此像素陣列內的每一像素的說明性可能像素電路架構。然而，應了解，某些實施例不限於4T像素架構；而是，受益於本發明的所屬領域的技術人員將理解，本發明教示也適用於3T設計、5T設計及各種其它像素架構。在圖3中，像素Pa及Pb布置成兩個行及一個列。舉例來說，像素Pa及Pb可駐存於具有像素陣列200的特徵中的一些或全部的像素陣列中。每一像素電路300的所圖解說明實施例包含光電二極體H)、轉移電晶體Tl、復位電晶體T 2、源極隨耦器(「SF」)電晶體T3及選擇電晶體T4。在操作期間，轉移電晶體Tl接收轉移信號TX，所述轉移信號將在光電二極體ro中所積累的電荷轉移到浮動擴散部節點FD。在一個實施例中，浮動擴散部節點FD可耦合到用於暫時存儲圖像電荷的存儲電容器(未展示)。復位電晶體T2可耦合在電源導軌VDD與所述浮動擴散部節點FD之間以在復位信號RST的控制下復位像素(例如，將FD及放電或充電到預設定電壓)。所述浮動擴散部節點FD可經耦合以控制SF電晶體T3的柵極。SF電晶體T3可耦合在電源導軌VDD與選擇電晶體T4之間。SF電晶體T3作為向所述浮動擴散部FD提供高阻抗連接的源極隨耦器操作。最後，選擇電晶體T4可在選擇信號SEL的控制下將像素電路300的輸出選擇性地耦合到讀出列線。在一個實施例中，可由控制電路320產生TX信號、RST信號及SEL信號。在其中像素陣列305藉助全局快門操作的實施例中，所述全局快門信號可耦合到整個像素陣列305中的每一轉移電晶體Tl的柵極以同時著手從每一像素的光電二極體F1D的電荷轉移。另一選擇為，可將捲簾快門信號施加到轉移電晶體Tl群組。圖4展示圖解說明根據實施例的像素陣列結構400的選擇元件的表面正視圖400a及剖面圖400b兩者。舉例來說，像素陣列結構400可位於具有像素陣列205的特徵中的一些或全部的像素陣列中。舉例來說，包含例如本文中相對於像素陣列結構400所討論的那些特徵等特徵的結構可包含在像素陣列的外圍中以用於隔離，此減少像素陣列與接近於其的其它電路之間的電串擾。另一選擇為或另外，此結構可包含在像素陣列的內部內，例如，包含在不同像素的相應組件之間以用於減少此類像素之間的電串擾。另一選擇為或另外，此結構可包含在像素陣列的單個像素中的不同組件之間，例如，以用於減少所述單個像素內部的電串擾。像素陣列結構400可包含襯底405及鄰接襯底405的外延層440。摻雜劑阱430及隔離區460可安置於外延層440內。通過圖解說明且並非限制的方式，隔離區460可沉積於已經蝕刻或以其它方式形成於外延層440的表面410中的溝槽480中。舉例來說，摻雜劑阱430可至少安置於溝槽480與襯底405之間。隔離區460可沿朝向襯底405的方向從外延層440的表面410進一步延伸。在實施例中，摻雜劑阱430的至少某一部分安置於隔離區460與襯底405之間。在某些實施例中，摻雜劑阱430的一部分可沿平行於表面410的方向延伸超過隔離區460中的一些或全部，但某些實施例在此方面不受限制。通過圖解說明且並非限制的方式，摻雜劑阱430的一部分(例如，摻雜劑阱430的一個或一個以上內部壁)可形成中空或其它凹入部，隔離區460中的一些或全部可安置到所述中空或其它凹入部中。摻雜劑阱430的一部分可(例如)在外延層440的表面中及/或在外延層440內的某一平面中環繞隔離區460的一部分。圖像感測裝置400還可包含也安置於外延層440中的觸點470。舉例來說，觸點470可沉積於其中安置隔離區460的同一溝槽480中，其中隔離區460環繞溝槽480的觸點470。在實施例中，在外延層440的某一平面內，隔離區460的一部分可環繞觸點470的一部分。通過圖解說明且並非限制的方式，觸點470可沿朝向襯底405的方向從表面410延伸。舉例來說，隔離區460的一部分(例如，隔離區460的一個或一個以上內部側壁)可形成延伸穿過隔離區460且接達摻雜劑阱430的腔。觸點470可安置於此腔內 ，從而在摻雜劑阱430與表面410之間提供導電通道。觸點通道470可連接到表面410或可用於表面410處以供連接到通往電流吸收器(未展示)的跡線或其它結構，從而導致襯底405中的經改進的導電性。在一個實施例中，摻雜劑阱430是經p型摻雜的阱，其(舉例來說)防止隔離區460與鄰近的經n型摻雜的光電二極體(PD)區或其它像素結構(未展示)之間的直接介接。在此實施例中，襯底405及外延層440也可經p型摻雜到相應程度，例如，用於藉助此經n型摻雜的ro區操作。然而，應了解，在某些實施例中，可交換所有此類元件的導電性類型，舉例來說，其中襯底405為經n型摻雜，外延層440為經n型摻雜，鄰接的區為經p型摻雜且摻雜劑阱430為經n型摻雜。在圖4中，隔離區460及觸點470各自展示為在表面410中形成大體直線區域及在外延層440中形成大體錐形剖面輪廓。然而，所屬領域的技術人員依據本文中的討論將了解，表面410中的多種替代區域中的任一者及/或外延層440中的多種替代輪廓中的任一者(與本文中所描述的實施例的其它特徵相一致)可由隔離區460及觸點470中的任一者或兩者不同地形成。舉例來說，隔離區460及觸點470可各自形成其中隔離區460的至少某一部分環繞觸點470的一部分的多種拓撲中的任一者。類似地，理解，在不同實施例中，摻雜劑阱430的大小及/或形狀可(例如)根據用以將摻雜劑阱430安置於外延層440中的摻雜技術而不同。圖5A到5F分別展示各自圖解說明根據實施例的製作工藝的選擇元件的剖視圖500a到500f。舉例來說，視圖500a到500f可圖解說明用以製作像素陣列結構400的工藝的特徵中的一些或全部。在實施例中，所述製作工藝包含在半導體材料薄板中及/或半導體材料薄板上形成結構，所述半導體材料薄板包含外延層510及鄰接襯底520。襯底520可比鄰接的外延層510較重摻雜，例如，如同襯底105及外延層140。如視圖500a中所展示，溝槽530可形成於外延層530的表面中，例如，其中溝槽530朝向襯底520延伸。溝槽530的特定位置及/或深度可為實施方案特有的，例如，此取決於所要像素陣列的特定架構。舉例來說，溝槽深度可為約300nm到400nm深(取決於用以形成所述溝槽的技術)或可小於400nm。相對於用以形成溝槽530的技術，某些實施例不受限制，溝槽530可(舉例來說)根據多種已知蝕刻工藝(例如，溼式或乾式蝕刻工藝)中的任一者而形成。舉例來說，此類工藝可包含用以形成常規深溝槽及/或淺溝槽結構(例如，用於定位STI160的溝槽結構)的蝕刻工藝。如圖5B的視圖500b中所展示，可執行摻雜操作以至少在溝槽530與襯底520之間的外延層510的區域中安置摻雜劑阱DW540。舉例來說，將硼或其它適合摻雜劑高能植入到溝槽530中且穿過溝槽530可導致在溝槽530下方形成阱(門在某些實施例中，使所述阱形成到溝槽530的側面)。然而，相對於用以形成DW540的技術，某些實施例不受限制，DW540可(舉例來說)根據多種已知摻雜工藝(例如，用以形成摻雜劑阱(例如，p阱130)的那些摻雜工藝)中的任一者而形成。在實施例中，DW540充分靠近於襯底520延伸以有助於來自襯底520的電流的傳導。如圖5C的視圖500c中所展示，可將隔離部550填充到溝槽 530中，例如，其中根據實施例，隔離部550待稍後進一步經形成以積累觸點材料。隔離部550可包含電介質材料，例如，二氧化矽及/或用於限制電串擾的多種其它隔離材料中的任一者。如視圖500c中所展示，舉例來說，可根據用以形成STI160的多種已知工藝中的任一者執行用於首先用隔離材料填充溝槽530的技術。然而，理解，用以隨後形成隔離部550的其它結構(例如，延伸穿過隔離部550的腔570)的某些操作可與當前技術區分開。如圖的視圖500d中所展示，一個或一個以上其它像素陣列元件可不同地安置於外延層510中及/或外延層510上，例如，包含(但對於某些實施例的各種特徵)原本將以電串擾影響像素陣列操作的一個或一個以上元件。出於圖解說明一個實施例的特徵的目的，轉移柵極560a在視圖500d中展不為安置於外延層510上且光敏(例如，光電二極體)區560b在視圖500d中展示為安置於外延層510中。然而，理解，多種額外或替代像素陣列元件中的任一者(對於其及/或依據其，隔離部550提供串擾減少)可安置於外延層510中。關於某些實施例，此類額外像素陣列元件的特定類型及/或其相對於隔離部550的相應放置為非限制性的。理解，根據各種實施例，可在製作工藝中較早或稍後執行任一此額外像素陣列元件在外延層510中或外延層510上的安置。如圖5E的視圖500e中所展示，可形成隔離部550的一個或一個以上額外結構(例如)以接達安置於隔離部550與襯底520之間的DW540的一部分。在實施例中，可蝕刻掉隔離部550的一內部部分以形成延伸穿過隔離部550以接達DW540的腔570。舉例來說，腔570可允許將觸點材料安置於其中，例如，以用於在DW 540與外延層510的表面之間提供導電通道。舉例來說，可使對腔570的蝕刻與對像素陣列架構的一個或一個以上其它結構(未展示)(例如，氧化物結構)的蝕亥Ij相協調。在實施例中，對腔570的蝕刻可比對此(此類)其它結構的蝕刻較深。舉例來說，可需要將另一相對淺二氧化矽或安置於外延層510上的其它電介質結構(未展示)僅蝕刻穿過到外延層510的表面。在此實施例中，可藉助由外延層510耐受的蝕刻劑實現對腔570的蝕刻，其中可避免過度蝕刻穿過相對淺氧化物電介質結構。如圖5F的視圖500f中所展示，觸點580可安置於溝槽530中(例如，安置於腔570中)以在外延層510的表面與DW 540的一部分(其位於隔離部550與襯底520之間)之間形成導電通道。在實施例中，隔離部550可環繞溝槽530內的觸點580。通過圖解說明且並非限制的方式，可在敷金屬階段(例如，將一個或一個以上額外金屬結構(未展示)安置於外延層510上的階段)期間在腔570中敷設金屬。舉例來說，觸點580可包含銅、鋁、鋁銅混合物及/或適於攜載信號的任何其它材料。在某些實施例中，將對腔570的蝕刻推遲到恰好在此敷金屬階段之前(例如)以在形成觸點580的敷金屬之前的某一中間工藝期間防止腔570的不必要填充可為有益的。在某些替代實施例中，觸點580可包含經摻雜的多晶矽，其(舉例來說)展現形成DW540的經摻雜的多晶矽的導電性質中的一些或全部。在一個實施例中，舉例來說，DW540是防止隔離部550與經n型摻雜的光敏區560b或其它此像素結構之間的直接介接的經P型摻雜的阱。在此實施例中，襯底520及外延層510也可p型摻雜到相應程度，例如，用於藉助經n型摻雜的光敏區560b操作。然而，應了解，在某些實施例中，可交換所有此類元件的導電性類型，舉例來說，其中襯底520為經n型摻雜，外延層510為經n型摻雜，光敏區560b為經p型摻雜且DW 540為經n型摻雜。
圖6是圖解說明根據一個實施例的用於操作BSI成像像素300的工藝600的流程圖。工藝600圖解說明像素陣列205內的單個像素的操作；然而，應了解，可由像素陣列205中的每一像素順序或同時執行工藝600，此取決於使用捲簾快門還是快門。其中工藝框中的一些或全部在工藝600中出現的次序不應被視為限制性的。而是，受益於本發明的所屬領域的技術人員將理解，可以未圖解說明的多種次序執行工藝框中的一些。在工藝框605中，復位光電二極體H)。復位包含將光電二極體I3D放電或充電到預定電壓電位，例如VDD。通過斷言用以啟用復位電晶體T2的RST信號及斷言用以啟用轉移電晶體Tl的TX信號兩者來實現復位。啟用Tl及T2將光電二極體區及浮動擴散部FD耦合到電源導軌VDD。一旦復位，即將RST信號及TX信號解除斷言以通過光電二極體區420著手圖像獲取(工藝框610)。入射於成像像素300的背側上的光致使電荷積累於光電二極體ro內。一旦圖像獲取窗已終止，即可通過斷言TX信號經由轉移電晶體Tl將光電二極體PD內的所積累電荷轉移到浮動擴散部FD (工藝框615)。在全局快門的情況下，在工藝框615期間將全局快門信號作為TX信號同時斷言到像素陣列(例如，像素陣列205)內的所有像素。此導致由每一像素積累的圖像數據全局傳送到所述像素的對應浮動擴散部FD中。一旦傳送圖像數據，即將TX信號解除斷言以隔離浮動擴散部FD與光電二極體以進行讀出。在工藝框620中，斷言SEL信號以將所存儲的圖像數據傳送到讀出列上以用於輸出，例如，經由讀出電路210傳送到功能邏輯215。應了解，讀出可經由列線(所圖解說明)每行地、經由行線(未圖解說明)每列地、每像素地(未圖解說明)或通過其它邏輯分組發生。一旦已讀出所有像素的圖像數據，工藝600即可返回到工藝框605以為下一圖像做準備。在一個實施例中，其它電路可包含耦合到浮動擴散部FD的存儲電容器以暫時存儲圖像電荷以使得可在工藝框620中的讀出之前在每一像素內執行圖像獲取後處理。另外或另一選擇為，此其它電路可包含增益電荷、ADC電路或其它電路。本文中描述用於提供像素陣列中的導電性的技術及架構。在上述說明中，出於解釋目的，陳述眾多特定細節以提供對某些實施例的透徹理解。然而，所屬領域的技術人員將明了，可在無這些特定細節的情況下實踐某些實施例。在其它例項中，以方塊圖形式展示結構及裝置以避免使所述說明模糊不清。在本說明書中提及「一個實施例」或「一實施例」意指結合實施例所描述的特定特徵、結構或特性包含在本發明的至少一個實施例中。本說明書中的各個地方中所出現的短語「在一個實施例中」未必均指代同一實施例。此外，本文中詳細說明的一些部分是以算法及對計算機存儲器內數據位的操作的符號表示形式而呈現。這些算法說明及表示是計算領域的技術人員用來最有效地向所屬領域的其它技術人員傳達其工作的實質的手段。算法在此處且大體設想為能達到所要結果的自相容的步驟序列。所述步驟是需要對物理量進行物理操縱的步驟。通常(儘管未必必須)，這些量的形式為電信號、磁信號或光信號，其能夠存儲、傳送、組合、比較及以其它方式進行操縱。已證實，主要出於常用的原因，將這些信號稱作位、值、要素、符號、字符、項、數字等有時較為方便。然而，應記住，所有這些術語及類似術語均與適當物理量相關聯，且僅為應用於這些物理量的方便標記。除非依據本文中的討論顯而易見地另有具體規定 ，否則應了解，在本說明的通篇中，利用例如「處理」或「計算」或「運算」或「確定」或「顯示」等術語進行的討論是指計算機系統或類似電子計算裝置所進行的動作及過程，所述計算機系統或類似電子計算裝置將在計算機系統的寄存器及存儲器內表示為物理(電子)量的數據操縱且變換成在計算機系統存儲器或寄存器或其它此類信息存儲、傳輸或顯示裝置內類似地表示為物理量的其它數據。某些實施例還涉及用於執行本文中的操作的設備。此設備可專門針對所需目的而構造，或其可包括通用計算機，所述通用計算機由存儲於所述計算機中的電腦程式來選擇性地啟動或重新配置。此電腦程式可存儲在計算機可讀存儲媒體中，例如，但不限於包含以下各項的任一類型的磁碟軟盤、光碟、CD-ROM及磁光碟、只讀存儲器(ROM)、隨機存取存儲器(RAM)(例如，動態RAM(DRAM))、EPROM、EEPR0M、磁性或光學卡或適於存儲電子指令且耦合到計算機系統總線的任何類型的媒體。本文中所呈現的算法及顯示並非與任何特定計算機或其它設備固有地相關。各種通用系統可根據本文中的教示與程序一起使用，或者可證明便於構造用以執行所需方法步驟的更專業化設備。依據本文中的說明將顯露各種這些系統的所需結構。另外，某些實施例並不是參照任一特定程序設計語言進行描述的。將了解，可使用多種程序設計語言來實施如本文中所描述的此類實施例的教示。除本文中所描述的內容之外，可對所揭示的實施例及其實施方案做出各種修改而不背離其範圍。因此，本文中的圖解說明及實例應視為說明性的而非具有限制意義。本發明的範圍應僅通過參考所附權利要求書來衡量。
權利要求
1.一種像素陣列，其包括 多個像素，其安置於外延層中或所述外延層上，所述外延層具有形成於其表面中的溝槽，所述外延層鄰接襯底，其中所述多個像素包含 摻雜劑阱，其安置於所述外延層內至少所述襯底與所述溝槽之間； 隔離區，其安置於所述溝槽內；及 觸點，其安置於所述溝槽內，其中所述隔離區環繞所述溝槽內的所述觸點。
2.根據權利要求I所述的像素陣列，其中所述隔離區的一部分形成延伸穿過所述隔離區的腔，其中所述觸點在所述腔內從所述摻雜劑阱延伸到所述外延層的所述表面。
3.根據權利要求I所述的像素陣列，其中所述摻雜劑阱沿平行於所述外延層的表面的方向延伸超過所述隔離區的外部邊界。
4.根據權利要求3所述的像素陣列，其中所述摻雜劑阱環繞所述隔離區。
5.根據權利要求I所述的像素陣列，其中所述觸點安置於所述像素陣列中的兩個像素的相應元件之間。
6.根據權利要求I所述的像素陣列，其中所述觸點安置於所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間。
7.根據權利要求I所述的像素陣列，其中所述觸點包含經摻雜的多晶矽。
8.根據權利要求I所述的像素陣列，其中所述像素陣列包含CMOS像素陣列。
9.一種圖像感測裝置，其包括 襯底； 外延層，其鄰接所述襯底，其中溝槽形成於所述外延層的表面中； 像素陣列，其包含安置於所述外延層中或所述外延層上的多個像素，所述像素陣列包含 摻雜劑阱，其安置於所述外延層內至少所述襯底與所述溝槽之間； 隔離區，其安置於所述溝槽內；及 觸點，其安置於所述溝槽內，其中所述隔離區環繞所述溝槽內的所述觸點；及控制電路，其耦合到所述像素陣列以通過所述像素陣列控制圖像的獲取。
10.根據權利要求9所述的圖像感測裝置，其中所述隔離區的一部分形成延伸穿過所述隔離區的腔，其中所述觸點在所述腔內從所述摻雜劑阱延伸到所述外延層的所述表面。
11.根據權利要求9所述的圖像感測裝置，其中所述摻雜劑阱沿平行於所述外延層的表面的方向延伸超過所述隔離區的外部邊界。
12.根據權利要求10所述的圖像感測裝置，其中所述摻雜劑阱的一部分環繞所述隔離區的一部分。
13.根據權利要求9所述的圖像感測裝置，其中所述觸點安置於所述像素陣列中的兩個像素的相應元件之間。
14.根據權利要求9所述的圖像感測裝置，其中所述觸點安置於所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間。
15.根據權利要求9所述的圖像感測裝置，其中所述觸點包含經摻雜的多晶矽。
16.根據權利要求9所述的圖像感測裝置，其中所述像素陣列包含CMOS像素陣列。
17.一種方法，其包括在像素陣列的外延層的表面中蝕刻溝槽，其中襯底鄰接所述外延層； 執行摻雜以在所述外延層內至少所述襯底與所述溝槽之間形成摻雜劑阱； 在所述溝槽內沉積電介質材料； 蝕刻所述電介質材料以形成隔離區，其中所述隔離區的一部分形成延伸穿過所述隔離區的腔；及 在所述腔內沉積觸點。
18.根據權利要求17所述的方法，其中在所述像素陣列中的兩個像素的相應元件之間沉積所述觸點。
19.根據權利要求17所述的方法，其中在所述像素陣列中的第一像素的第一元件與所述第一像素的第二元件之間沉積所述觸點。
20.根據權利要求17所述的方法，其中所述觸點包含經摻雜的多晶矽。
全文摘要
本發明揭示一種用於提供圖像感測像素的襯底的導電性的方法、設備及系統。涉及用於促進像素陣列的襯底中的導電性的技術。在實施例中，將隔離區及摻雜劑阱安置於鄰接所述襯底的外延層內，其中所述摻雜劑阱的一部分介於所述襯底與隔離阱的一部分之間。在另一實施例中，在所述外延層內進一步安置一觸點，其中所述隔離區的一部分環繞所述觸點的一部分。
文檔編號H01L27/146GK102769022SQ20121013611
公開日2012年11月7日 申請日期2012年5月4日 優先權日2011年5月5日
發明者戴幸志, 揚龍盛, 文森特·韋內齊亞, 毛杜利, 顧克強 申請人:全視科技有限公司