三分正交分頻器的製造方法
2023-06-13 13:16:01 2
三分正交分頻器的製造方法
【專利摘要】本申請涉及三分正交分頻器。一種本機振蕩器包括耦合到VCO的輸出的可編程分頻器。可將所述分頻器設定為三分頻。不管除數如何，所述分頻器輸出相位彼此相差九十度的正交信號(I，Q)。為進行三分，所述分頻器包括三分頻器。所述三分頻器包括三分電路、延遲電路和反饋電路。所述三分電路對來自所述VCO的信號進行分頻，並從其產生相位彼此相差一百二十度的三個信號C、A′和B。所述延遲電路將信號A′延遲以產生所述信號A′的延遲版本A。所述反饋電路控制所述延遲電路，使得所述延遲版本A(I)相對於所述信號C(Q)為九十度異相。
【專利說明】三分正交分頻器
[0001]分案申請的相關信息
[0002]本申請為發明名稱為「三分正交分頻器」的原中國發明專利申請的分案申請。原申請的申請號為200980131897.9 ;原申請的申請日為2009年8月18日。
【技術領域】
[0003]所揭示的實施例涉及分頻器。
【背景技術】
[0004]圖1 (現有技術)是本機振蕩器I的一個實例的圖。無線電接收器和無線電發射器(例如在蜂窩式電話中發現的無線電接收器和無線電發射器)常常涉及多個此類本機振蕩器。此類型的本機振蕩器通常涉及參考時鐘源2、鎖相環3和分頻器4。在所說明的實例中，相位檢測器5從參考時鐘源2接收參考時鐘信號REF且還從分頻器6接收反饋信號。相位檢測器5輸出被供應到電荷泵7的相位誤差信號。電荷泵7的輸出由環路濾波器8進行濾波以產生電壓電平信號。所述電壓電平信號被供應到壓控振蕩器(VC0)9的控制輸入引線上。VC09的控制輸入引線上的電壓確定由VC09輸出的信號VC0_0UT的頻率。分頻器6對VC0_0UT進行分頻，並將所得分頻信號供應到相位檢測器5作為反饋信號。當鎖相環被鎖定時，反饋信號與信號REF同相，且VC0_0UT的頻率由分頻器6所除的除數來確定。VC0_OUT的頻率是所述除數與參考時鐘REF的頻率的乘積。VC0_0UT信號通常未被輸出為本機振蕩器輸出信號(LO)，而是由第二分頻器4將VC0_0UT信號分頻到較低頻率。分頻器4可(例如)被設定為通過相對小的整數(例如，二或四或八)來分頻。
[0005]在蜂窩式電話內的集成式收發器集成電路的情況下，常常需要製造收發器集成電路使得可使用相同集成電路設計以在多個不同頻帶中的任一者中通信。圖2(現有技術)陳述各種頻帶的實例，可能需要單一接收器(在蜂窩式電話的收發器集成電路內)經由所述頻帶來通信。圖2的最右邊兩列指示所需的待產生的本機振蕩器(LO)信號的輸出頻率。標示為「L0分頻器」的列指示分頻器4所除的數。標示為「VC0輸出MIN」和「VC0輸出MAX」的兩個列陳述產生所要LO MIN和LO MAX所需的對應VCO輸出頻率(給定LO分頻器列中的所規定除數)。應注意,為產生所要頻率的所需本機振蕩器輸出信號，VCO輸出頻率必須能夠從2950兆赫變化到5380兆赫。此為相對寬的VCO調諧範圍。可能難以實現具有寬調諧範圍的VC0，或出於其它原因可能不希望必須提供此寬的VCO調諧範圍。
[0006]如果可將分頻器4設定為三分，則有可能減小VCO調諧範圍。儘管已知進行三分頻的分頻器，但這些分頻器一般不可用，因為所要的本機振蕩器輸出信號常常實際上並非僅一個信號(LO)，而是一對信號，其中所述信號中的一者的相位相對於所述信號中的另一者為九十度異相。將這些LO信號稱作正交信號，或稱本機振蕩器信號「處於正交」。常常使用字母I和Q來表示這些正交信號。舉例來說，其它接收器電路可能需要正交信號以執行相移鍵控調製和/或執行圖像消除。
[0007]圖3(現有技術)是現有技術三分頻器10的一實例，其由H.奧奎(H.0guey)和C.維託茲(C.Vittoz)於1973年陳述於標題為「低功率消耗與高頻率(Low PowerConsumption And High Frequency)，，(電子期幹丨J (Electronics Letters)，第 17 期，第9卷，1973年8月23日)的文章中。圖4(現有技術)是說明電路的操作的波形圖。當將頻率為3F的輸入時鐘信號CLK供應到輸入引線11上時，電路分別在節點12、13和14上產生頻率為F的三個信號A、B和C。所述信號A、B和C中沒有兩個信號是相對於彼此為九十度異相的，因此如果將產生正交本機振蕩器輸出信號，則不將此分頻器用於圖1的本機振蕩器I中的分頻器4。
【發明內容】
[0008]一種本機振蕩器包括耦合到壓控振蕩器(VCO)的輸出的可編程分頻器。可將所述可編程分頻器設定為三分。不管可編程分頻器所除的數如何，可編程分頻器輸出百分之五十工作循環的正交信號(I，Q)，所述正交信號(I，Q)的相位彼此相差九十度。為三分，分頻器包括三分頻器。所述三分頻器包括三分電路、延遲電路和反饋電路。三分電路對從VCO接收的輸入信號進行分頻，並從其產生三個信號C、A,和B，所述三個信號C、A,和B的相位彼此相差一百二十度。延遲電路將第二信號A'延遲以產生所述第二信號的延遲版本A。反饋電路控制延遲電路，使得延遲版本A相對於第一信號C為九十度異相。延遲版本A可用作正交信號I，且第一信號C可用作正交信號Q。反饋環自動校正電路操作中歸因於半導體製造處理中的溫度改變、供應電壓改變和/或變化而引起的改變和/或變化。
[0009]可將可編程分頻器實現於蜂窩式電話內的RF收發器集成電路中。數字基帶集成電路中執行指令的處理器可通過跨越總線將適當的控制信息從數字基帶集成電路傳送到RF收發器集成電路來設定可編程分頻器所除的除數。
[0010]在一個特定實例中，反饋電路包括數字邏輯部分和平均與比較電路部分。所述數字邏輯部分接收信號A和C，並產生指示信號A的第一沿與信號C的一沿之間的時間量Tl的數位訊號。數字邏輯部分還產生指示信號C的所述沿與信號A的第二沿之間的時間量T2的數位訊號。指示時間量Tl的數位訊號被轉換為指示時間量Tl的電壓電平信號。指示時間量T2的數位訊號被轉換為指示時間量T2的電壓電平信號。所述兩個電壓電平信號被供應到運算放大器的輸入以使得運算放大器產生控制信號。所述控制信號被轉換為供應到延遲電路的偏置電壓控制信號。經由此反饋環，反饋電路操作以控制延遲電路的延遲以使得信號C與信號A之間的相位差為九十度。
[0011]上述內容為概要且因此必然含有細節的簡化、概括和省略；因此，所屬領域的技術人員將了解，所述概要僅是說明性的，且並不意味以任何方式為限制性的。如僅由權利要求書界定的本文中所描述的裝置和/或過程的其它方面、發明性特徵和優勢將在本文中所陳述的非限制性詳細描述中變得顯而易見。
【專利附圖】
【附圖說明】
[0012]圖1(現有技術)是可用於蜂窩式電話中的本機振蕩器的一個實例的圖。
[0013]圖2 (現有技術)是說明圖1的本機振蕩器的VCO如何具有不合意寬的VCO調諧範圍的圖表。
[0014]圖3(現有技術)是現有技術三分頻器電路的圖。[0015]圖4(現有技術)是說明圖3的現有技術三分頻器電路的操作的波形圖。
[0016]圖5是根據一個新穎方面的移動通信裝置100的高級方框圖。
[0017]圖6是圖5的RF收發器集成電路103的更詳細方框圖。
[0018]圖7是圖6的本機振蕩器111的更詳細圖。
[0019]圖8是圖7的本機振蕩器111的可編程分頻器202的更詳細圖。
[0020]圖9是說明圖7的本機振蕩器111的VCO如何具有比圖1的現有技術電路的VCO窄的VCO調諧範圍的圖表。
[0021]圖10是圖8的新穎三分頻器300的電路圖。
[0022]圖11是說明圖10的新穎三分頻器300的操作的波形圖。
[0023]圖1IA是說明信號A&Cb和A&C是如何被轉換為對應電壓電平信號A&Cb (AVE)和A&C (AVE)的波形圖。
[0024]圖12是圖10的三分頻器300的反饋電路402和延遲電路401的另一實施例的電路圖。
[0025]圖13是根據一個新穎方面的方法500的流程圖。
【具體實施方式】
[0026]圖5是根據一個新穎方面的一種特定類型的移動通信裝置100的極簡化高級方框圖。在此特定實例中，移動通信裝置100是3G蜂窩式電話，其能夠根據碼分多址(CDMA)蜂窩式電話通信協議或GSM(全球移動通信系統)蜂窩式電話通信協議而操作。所述蜂窩式電話包括(除未說明的若干其它部件外)天線102和兩個集成電路103與104。將集成電路104稱為「數字基帶集成電路」或「基帶處理器集成電路」。數字基帶集成電路104包括(除未說明的其它部件外)執行存儲於處理器可讀媒體106中的指令的數字處理器105。處理器105可使得跨總線107和總線接口 108A以及總線導體109而傳送信息，並將信息傳送到集成電路103的總線接口 108B。集成電路103是RF收發器集成電路。將RF收發器集成電路103稱為「收發器」，因為其包括發射器以及接收器。
[0027]圖6是圖5的RF收發器集成電路103的更詳細方框圖。接收器包括被稱為「接收鏈」110的部分以及本機振蕩器111。當蜂窩式電話正接收時，高頻RF信號112接收於天線102上。來自信號112的信息傳遞通過雙工器113並傳遞到接收鏈110中。信號112由低噪聲放大器(LNA) 115放大並由混頻器116下變頻。所得的經下變頻的信號由基帶濾波器117進行濾波並被傳遞到數字基帶集成電路104。數字基帶集成電路104中的模/數轉換器118將所述信號轉換為數字形式，且所得的數字信息由數字基帶集成電路104中的數字電路來處理。數字基帶集成電路104通過控制導體127和128上的由本機振蕩器111供應到混頻器116的正交本機振蕩器信號I和Q的頻率來調諧接收器。
[0028]如果蜂窩式電話正發射，則待發射的信息由數字基帶集成電路104中的數/模轉換器119轉換為模擬形式，並被供應到「發射鏈」 120。基帶濾波器121濾除歸因於數/模轉換過程而引起的噪聲。在本機振蕩器123的控制下，混頻器塊122接著將信號上變頻為高頻信號。驅動器放大器124和外部功率放大器125放大所述高頻信號以驅動天線102，使得從天線102發射高頻RF信號126。數字基帶集成電路104通過控制由本機振蕩器123供應到混頻器122的本機振蕩器正交信號I和Q的頻率來調諧發射器。箭頭130表示如下信息:從數字基帶集成電路104經由總線接口 108A、跨總線導體109、經由總線接口 108B並經由導體131和132而傳送到本機振蕩器111以設定本機振蕩器111內的分頻器所除的除數，如下文進一步詳細解釋。
[0029]圖7是本機振蕩器111的更詳細圖。本機振蕩器111包括參考時鐘源200 (此處由導體識別)、頻率合成器201和新穎的可編程分頻器202。在所說明的實例中，頻率合成器201是模擬鎖相環(PLL)，其包括相位檢測器203、電荷泵204、環路濾波器205、壓控振蕩器(VCO) 206和分頻器207。通過分別設定導體127和128上的本機振蕩器輸出正交信號I和Q的頻率來調諧接收鏈110的接收器。正交信號I和Q的頻率由分頻器207所除的除數和可編程分頻器202所除的除數來確定。參考時鐘REF的頻率是固定的。分頻器207所除的除數由被供應到控制導體131上的值來設定。分頻器202所除的除數由被供應到控制導體132上的值來設定。在此實例中，圖5的數字基帶集成電路104經由總線109來控制這些除數值。
[0030]圖8是圖7的新穎可編程分頻器202的更詳細圖。可編程分頻器202包括新穎的三分頻器300、漣波分頻器301和多路復用電路302。來自VC0206的VC0_0UT信號經由導體208而被接收到分頻器202的輸入引線303上。漣波分頻器301是具有若干級的二進位分頻器。第一級輸出頻率是信號VC0_0UT的頻率的一半的一組正交信號。在圖8中，將這些信號標示為DIV2。第二級輸出頻率是信號VC0_0UT的頻率的四分之一的一組正交信號。在圖8中，將這些信號標示為DIV4。新穎的三分頻器300對信號VC0_0UT進行三分頻，並輸出頻率是VC0_0UT的頻率的三分之一的一組正交信號。在圖8中，將這些信號標示為DIV3。由控制導體132上的數字值來確定將所述三組正交信號中的哪一者從分頻器202輸出到輸出引線304和305上。儘管將多路復用器符號說明為表示多路復用功能，但不需要使用多路復用器。在一個實例中，來自塊300和301的三個I輸出導體耦合在一起，且來自塊300和301的三個Q輸出導體耦合在一起。控制導體132上的控制值使塊300和301中的適當一者能夠將適當的一組I和Q信號驅動到輸出引線304和305上。所述輸出引線304和305中的每一者因此充當一種線「或」輸出。
[0031]圖9是說明由新穎的分頻器202實現的優勢的圖表。分頻器202可進行二分頻或三分頻或四分頻。對於所有三個除數值來說，分頻器202輸出正交信號I和Q。應注意，在圖9的圖表中，相同頻帶和相同「L0 MIN」與「L0 MAX」頻率顯現為與圖2的現有技術圖表中一樣，但應注意，在圖9的圖表中，「L0分頻器」列指示在兩種情況下VC0_0UT被三分頻。結果，在圖9的情況下，VCO調諧範圍從圖2的寬範圍減小到從3610兆赫到5380兆赫的較窄調諧範圍。在每一頻帶操作情形下，VC0_0UT頻率的設定和「L0分頻器」值的設定處於數字基帶集成電路104的處理器105的控制下，如上文所解釋。在一個有利方面中，設定VC0_OUT的頻率和分頻器202所除的除數，使得頻率合成器201可為具有相對窄的VCO調諧範圍的類型。
[0032]圖10是一種用以實施圖8的新穎的三分頻器300的方式的更詳細圖。分頻器300包括三分頻器400、延遲電路401和反饋電路402。反饋電路402又包括數字邏輯部分403和平均與比較電路部分404。
[0033]在一個實例中，分頻器400為上文在圖3中所說明的分頻器。分頻器400包括被組織為三個級(如所說明)的十二個場效應電晶體(FET)405-416。第一級涉及第一 P溝道FET場效應電晶體(PFET) 405、第二 PFET407、第一 N溝道場效應電晶體(NFET) 406和第二 NFET408。PFET405和NFET406的柵極連接在一起，且PFET405和NFET 406的漏極連接在一起。第二 PFET407的漏極耦合到第一 PFET405的源極，且第二 NFET 408的漏極耦合到第一 NFET406的源極。第二 PFET407的源極連接到供應電壓總線416，且第二 NFET408的源極連接到接地總線417。電晶體的第二級和第三級以類似方式耦合在一起。當將頻率為3F的輸入時鐘信號CLK(VCO_OUT)供應到輸入引線418上時，分頻器400分別在節點419、420和421上產生三個信號C、Ai和B。這些信號中的每一者具有約百分之五十的工作循環。第二信號A'相對於第一信號C為約120度異相,且第三信號B相對於第二信號A'為約120度異相，且第一信號C相對於第三信號B為約120度異相。
[0034]節點419上的第一信號C作為正交信號Q被供應到輸出引線422上。第二信號A,被供應到延遲電路401。延遲電路401通過將第二信號A'傳遞通過一對反相器電路423和424而產生所述第二信號的延遲版本A。延遲電路401將所得的延遲版本A作為正交信號I而輸出到輸出引線425上。
[0035]反饋電路402操作以經由延遲電路401來控制延遲，使得輸出引線425上的信號A相對於輸出引線422上的信號C為九十度異相。數字邏輯部分403包括在節點427上產生數位訊號的第一邏輯「與」門426，所述數位訊號指示第二信號的延遲版本A的第一上升沿與第一信號C的下一上升沿之間的時間量Tl。數字邏輯部分403包括在節點429上產生數位訊號的第二邏輯「與」門428，所述數位訊號指示第一信號C的上升沿與第二信號的延遲版本A的第二下降沿之間的時間量T2。第二信號的延遲版本A的第一上升沿與第二信號的延遲版本A的第二下降沿界定延遲版本A的高脈衝周期(延遲版本A處於數字邏輯高的持續時間)。
[0036]在圖10的實例中，如果時間周期Tl與T2相等，則輸出引線425上的信號I與輸出引線422上的信號Q將相對於彼此為九十度異相。平均與比較電路部分404具有第一 RC低通濾波器430和第二 RC低通濾波器431。第一 RC低通濾波器430將節點427上的信號大致轉換為節點432上的對應電壓電平信號。節點432上的電壓的電平指示時間Tl。類似地，第二 RC低通濾波器431將節點429上的信號大致轉換為節點433上的對應電壓電平信號。節點433上的電壓的電平指示時間T2。運算放大器434分別將節點432和433上的信號接收於其非反相輸入引線和反相輸入引線上，並輸出控制信號。所述控制信號由偏置電路435轉換為對應的偏置電壓VBIASN，所述偏置電壓VBIASN偏置延遲電路401的電晶體436和437。供應到電晶體436和437的柵極上的偏置電壓VBIASN越高，則反相器電路423和424所缺乏的電流將越少，且反相器電路423和424將能夠越快地切換其輸出。因此，偏置電壓VBIASN越高，則經由延遲電路401的傳播延遲越小。
[0037]提供電路438以在適當頻率處添加極點，從而防止控制環路振蕩。如果節點432上的電壓高於節點433上的電壓，則Tl大於T2，且減小節點439上的控制電壓以增加經由延遲電路401的延遲使得Tl與T2變得更相等。另一方面，如果節點432上的電壓低於節點433上的電壓，則Tl小於T2，且增加節點439上的控制電壓以減小經由延遲電路401的延遲使得Tl與T2變得更相等。反饋控制環路的操作是使得將Tl和T2控制成相等，且使得信號C與A之間的相位差為九十度。
[0038]結合圖11的波形圖來進一步解釋圖10的電路的操作。圖11的波形實際上包括三組波形。上面一組波形表示Tl大於T2的情形。中間一組波形表示Tl與T2相等的情形。下面一組波形表示Tl小於T2的情形。如可從圖11的波形看到，時間Tl由信號A&Cb處於數字邏輯高的時間來表示。信號A&Cb是存在於圖10中的節點427上的信號。信號A&Cb是通過將第一信號C反相以產生信號C的反相版本Cb而產生的。在此表示法中，「b」指示「反相者」。「與」門426執行信號Cb與信號A的邏輯「與」。表示法「A&Cb」指示信號「A」與「Cb」的邏輯「與」。類似地，時間T2由信號A&C處於數字邏輯高的時間來表示。信號A&C是存在於圖10中的節點429上的信號。「與」門428執行信號C與信號A的邏輯「與」。表示法「A&C」指示信號「A」與「C」的邏輯「與」。
[0039]圖1lA說明如何將節點427上的信號A&Cb和節點429上的信號A&C分別轉換為節點432上的對應電壓電平信號A&Cb (AVE)和節點433上的對應電壓電平信號A&C (AVE)。在圖1lA中由水平延伸的虛線來表示電壓電平信號A&Cb (AVE)和A&C (AVE)。供應到RC低通濾波器的輸入的信號為高的時間比例越大，則RC低通濾波器的電容器將充電的時間比例越高，且電容器將放電的時間比例越小。因此，供應到RC低通濾波器的輸入的信號為高的時間比例越大，則由RC低通濾波器輸出的電壓電平信號越高。
[0040]儘管在圖10中陳述了一種實現新穎的三分頻器300的方式，但存在其它方式。圖12陳述一實例，其中數字邏輯部分403產生四個數位訊號Ab&Cb、A&C、A&Cb和Ab&C。儘管圖10中的運算放大器434輸出單端控制信號，使得一個電壓偏置控制信號VBIASN控制經由延遲電路401的傳播延遲，但在圖12的實例中，運算放大器434將一對差動信號輸出到對應的一對偏置電路435和435A。偏置電路435A具有用於添加極點以防止控制環路振蕩的關聯電路438A。一個偏置電路435將VBIASN偏置電壓輸出到NFET436的柵極上。第二偏置電路435A將VBIASP偏置電壓輸出到PFET436A的柵極上。在圖12中的延遲電路401的實例中，延遲電路401的第二反相器電路424是簡單的反相器且僅涉及如所說明的兩個電晶體。反饋電路402憑藉通過改變NFET436和PFET436A的導電性來改變經由延遲電路401的傳播延遲而操作。
[0041]圖13是根據一個新穎方面的方法500的流程圖。在第一步驟中，對輸入信號(例如，VC0_0UT)進行三分頻(步驟501)以產生第一信號C和第二信號Ai。第一信號C具有約百分之五十的工作循環且第二信號A,具有約百分之五十的工作循環。第二信號A,相對於第一信號C為約一百二十度異相。
[0042]在第二步驟中，使用控制環路(步驟502)以控制第二信號A'的延遲版本A相對於所述第二信號A'被延遲的延遲量，使得第二信號的延遲版本A相對於第一信號C為九十度異相。在所述方法的一個實例中，在蜂窩式電話的無線電發射器和/或接收器中，將第二信號的延遲版本A和第一信號C用作本機振蕩器輸出信號(正交信號I和Q)，且輸入信號的頻率為至少100兆赫。
[0043]在一個或一個以上示範性實施例中,可以硬體、軟體、固件或其任何組合來實施所描述的功能。如果以軟體實施，則可將所述功能作為一個或一個以上指令或代碼存儲於計算機可讀或處理器可讀媒體上或經由所述計算機可讀或處理器可讀媒體進行傳輸。計算機可讀和處理器可讀媒體包括計算機存儲媒體與通信媒體兩者，通信媒體包括促進將程序從一處傳遞到另一處的任何媒體。存儲媒體可為可由計算機或處理器存取的任何可用媒體。以實例而非限制的方式，所述媒體可包含:RAM、ROM、EEPROM、CD-ROM或其它光碟存儲器、磁碟存儲器或其它磁性存儲裝置，或可用以載運或存儲呈指令或數據結構形式的所要程序代碼並可由計算機或處理器存取的任何其它媒體。而且，可適當地將連接稱為計算機可讀媒體。舉例來說，如果使用同軸電纜、光纖電纜、雙絞線、數字訂戶線(DSL)或無線技術(例如紅外線、無線電和微波)從網站、伺服器或其它遠程源發射軟體，則可將所述同軸電纜、光纖電纜、雙絞線、DSL或無線技術(例如紅外線、無線電和微波)包括在媒體的定義中。如本文中所使用，磁碟和光碟包括壓縮光碟(CD)、雷射光碟、光學光碟、數字多功能光碟(DVD)、軟盤和blu-ray光碟，其中磁碟通常以磁性方式再現數據，而光碟用雷射以光學方式再現數據。上述各項的組合也應包括在計算機可讀媒體的範圍內。在一些實施例中由處理器105執行存儲於數字基帶IC 104的處理器可讀媒體106中的一組指令致使從數字基帶IC104將數字信息跨越總線導體109傳送到圖7的新穎的分頻器202，使得所述新穎的分頻器202進行三分頻並輸出相位相差九十度的一對正交信號(I和Q)。當以此方式來設定分頻器202時，VCO_OUT的頻率為頻率3F且正交信號是頻率為F的百分之五十工作循環信號。
[0044]儘管上文出於指導的目的而描述了某些特定實施例，但此專利文獻的教示具有普遍適用性且不限於上文所描述的特定實施例。可使用反饋電路402來製造除以非2n(N為整數)的除數的正交分頻器。舉例來說，可通過使用倍頻器後面為上文所描述的三分正交分頻器來實施具有除數1.5的正交分頻器。三分頻器的I和Q輸出可為百分之二十五工作循環信號或百分之五十工作循環信號。因此，可在不脫離上文所陳述的權利要求書的範圍的情況下實踐所描述的特定實施例的各種特徵的各種修改、更改和組合。
【權利要求】
1.一種本機振蕩電路，包括: 計時電路，用於提供同相信號以及正交相位信號； 延遲電路，用於延遲所述同相信號由此產生經延遲同相信號； 反饋電路，用於接收所述經延遲同相信號和所述正交相位信號並向所述延遲電路提供偏置調節信號以控制所述延遲電路的延遲時間。
2.根據權利要求1所述的本機振蕩電路,其中,所述計時電路包括分頻電路。
3.根據權利要求2所述的本機振蕩電路，其中，所述計時電路是三分頻分頻器電路。
4.根據權利要求1所述的本機振蕩電路，其中，所述反饋電路包括數字邏輯部分和平均與比較電路部分。
5.根據權利要求1所述的本機振蕩電路，其中，所述反饋電路用於控制所述延遲電路的延遲時間以使得所述經延遲同相信號與所述正交相位信號相位差為90度。
6.根據權利要求4所述的本機振蕩電路，其中，所述反饋電路的所述數字邏輯部分: 產生第一數位訊號，所述第一數位訊號指示了所述經延遲同相信號的第一脈衝上升沿與所述正交相位信號的後續上升沿之間的第一時間量， 產生第二數位訊號，所述 第二數位訊號指示了所述正交相位信號的所述後續上升沿與所述經延遲同相信號的第二脈衝下降沿之間的第二時間量。
7.根據權利要求6所述的本機振蕩電路，其中，所述平均與比較電路部分包括放大器配置和偏置電路，所述偏置電路用於將所述第一數位訊號和所述第二數位訊號轉換為所述偏置調節信號，其中，所述偏置調節信號包括偏置電壓。
8.根據權利要求1所述的本機振蕩電路，其中，所述計時電路接收時鐘信號並將所述時鐘信號轉換成所述同相信號及所述正交相位信號。
9.一種方法，包括: 提供同相信號以及正交相位信號； 延遲所述同相信號，由此產生經延遲同相信號； 接收所述經延遲同相信號和所述正交相位信號並向所述延遲電路提供偏置調節信號以基於所接收的經延遲同相信號以及所接收的正交相位信號來控制所述延遲電路的延遲時間。
10.根據權利要求9所述的方法，其中，提供所述同相信號和所述正交相位信號包括對輸入信號進行分頻。
11.根據權利要求10所述的方法，其中，使用三分頻分頻器電路來對所述輸入信號進行分頻。
12.根據權利要求9所述的方法，其中，所述接收和所述提供包括: 對所接收的經延遲同相信號和所接收的正交相位信號進行數位化處理以形成多個中間信號； 對所述中間信號進行平均和比較。
13.根據權利要求9所述的方法，所述延遲包括: 控制所述延遲時間以使得所述經延遲同相信號與所述正交相位信號的相位差為90度。
14.根據權利要求12所述的方法，其中，所述數位化處理包括:產生第一數位訊號，所述第一數位訊號指示了所述經延遲同相信號的第一脈衝上升沿與所述正交相位信號的後續上升沿之間的第一時間量， 產生第二數位訊號，所述第二數位訊號指示了所述正交相位信號的所述後續上升沿與所述經延遲同相信號的第二脈衝下降沿之間的第二時間量。
15.根據權利要求14所述的方法，其中，所述平均和比較包括: 將所述第一數位訊號和所述第二數位訊號轉換為所述偏置調節信號，其中，所述偏置調節信號包括偏置電壓。
16.根據權利要求9所述的方法，其中，所述提供包括: 接收時鐘信號； 將所述時鐘信號轉換成所述同相信號和所述正交相位信號。
17.—種本機振蕩器,包括: 用於提供同相信號以及正交相位信號的裝置； 用於延遲所述同相信號由此產生經延遲同相信號的裝置； 用於接收所述經延遲同相信號和所述正交相位信號並向所述延遲電路提供偏置調節信號以基於所接收的經延遲同相信號以及所接收的正交相位信號來控制所述延遲電路的延遲時間的裝置。
18.一種具有在行動裝置中運行的一個或多個指令的處理器可讀非瞬時性存儲介質，其中，所述一個或多個指令在由一個或多個處理器執行時使得所述一個或多個處理器: 提供同相信號以及正交相位信號； 延遲所述同相信號，由此產生經延遲同相信號； 接收所述經延遲同相信號和所述正交相位信號並向所述延遲電路提供偏置調節信號以基於所接收的經延遲同相信號以及所接收的正交相位信號來控制所述延遲電路的延遲時間。
【文檔編號】H03K23/42GK103944564SQ201410195693
【公開日】2014年7月23日 申請日期:2009年8月18日 優先權日:2008年8月18日
【發明者】喬東江, 弗雷德裡克·博蘇 申請人:高通股份有限公司