改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝的製作方法
2023-06-13 06:33:21 2
專利名稱：改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝的製作方法
技術領域：
本發明是有關一種半導體製造工藝技術，特別是關於一種可形成不同的自行對準金屬矽化物(self-aligned silicide，Salicide)於柵極結構和源/漏極區域上，並可改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝。
背景技術：
半導體組件製造工藝進入到深次微米製造工藝，且集成電路的積集度愈來愈高時，源/漏極區域的面積亦等同縮小，但卻會增加源/漏極端的接觸電阻，而無法維持組件的高電流驅動能力，故為了降低組件電阻值及增加後續連接導線布局的方便性，自動對準金屬矽化物技術已逐漸廣泛應用在半導體製造工藝中。然而組件的微小化更受限於淺金屬矽化接面(Silicidedjunction)的應用，更易造成與淺接面漏電現象，因此，選擇性矽磊晶技術用來製作提升的源/漏極的金氧半導體電晶體，以同時獲得淺接面和金屬矽化接面的應用所產生的漏電得到控制。
已知在製作提升的源/漏極和自行對準金屬矽化物等組件的半導體製造工藝步驟是參閱圖1(a)至圖1(c)所示。首先，如圖1(a)所示，在一半導體基底10中先形成有淺溝渠隔離區域(shallow trench isolation，STI)12及一電晶體柵極結構14，其是由一柵極氧化層142及一多晶矽層144所組成；再以柵極結構14為屏蔽，進行較低能量的第一次離子布植，在半導體基底10中形成一源/漏極輕摻雜區域16；然後於柵極結構14側壁形成柵極間隙壁18後，在超高真空化學氣相沉積是統中選擇性的成長一矽磊晶層20於源/漏極區表面，以形成提升的源/漏極結構；之後再進行較高能量的第二次離子布植形成源/漏極重摻雜區域22。
當電晶體柵極結構14及提升的源/漏極結構22等主動組件均完成後，隨即進行自行對準金屬矽化物的製造工藝，此時，如圖1(b)所示，在半導體基底10上沉積一鈦金屬層24；接著，對鈦金屬層24進行低溫回火，以使其與下方的柵極結構14與源/漏極結構22上矽磊晶層20的矽反應成鈦金屬矽化物28。之後，利用溼蝕刻法去除部份未反應成鈦金屬矽化物28的鈦金屬層24，即可形成如圖1(c)所示的鈦金屬矽化物28，最後對此鈦金屬矽化物28進行高溫回火處理，以降低鈦金屬矽化物28的電阻值。
然而，在上述已知的半導體製造工藝步驟中，如欲形成較厚的金屬矽化物於柵極結構上以降低電阻時，則源/漏極區域的金屬矽化物淺接面極易有漏電流(leakage current)現象，進而影響組件特性及其可靠度。
因此，本發明是在針對上述的困擾，提出一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，以便在降低柵極和源/漏極區域的電阻的同時，又不會造成源/漏極區域的漏電現象，進而有效解決習知技術所存在的缺失。
發明內容
本發明的主要目的是在提供一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其是形成不同的自行對準金屬矽化物於柵極結構和源/漏極區域上，以降低柵極結構和源/漏極區域內的電阻，並同時可避免淺接面的漏電現象。
本發明的另一目的是在提供一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其是在降低組件的電阻值，並避免產生在淺接面中的漏電流現象，使其符合組件基本電性的需求，以確保組件特性及其可靠度，進而提高產品合格率。
為達到上述的目的，本發明是在一半導體基底中形成有隔離區域、柵極結構、源/漏極輕摻雜區域、柵極間隙壁、提升的源/漏極結構及源/漏極重摻雜區域等組件；然後於該半導體基底上依序形成一第一金屬層、一阻障層及一圖案化的化學氣相沉積層，使其露出該柵極結構上的阻障層；在去除柵極結構上露出的阻障層及第一金屬層後，移除該圖案化的化學氣相沉積層；然後於阻障層與柵極結構上沉積一第二金屬層，並對半導體基底進行熱回火處理，使與該柵極結構相接觸的部份第二金屬層及與該源/漏極區域相接觸的部份第一金屬層轉變成金屬矽化物；而後去除未反應的第二金屬層、阻障層及第一金屬層，最後對該金屬矽化物進行熱回火處理。
以下通過具體實施例配合附圖詳加說明，當更容易了解本發明的目的、技術內容、特點及其所達成的功效。
圖1(a)至圖1(c)為已知製作半導體組件的各步驟構造剖視圖。
圖2(a)至圖2(h)為本發明於製作半導體組件的各步驟構造剖視圖。
具體實施例方式
已知技術在柵極結構上形成較厚的金屬矽化物以降低電阻時，在源/漏極區域上的金屬矽化物淺接面(shallow junction)極易有漏電流現象產生；而本發明所提出的半導體組件製造工藝是利用柵極結構與源/漏極區域上不同厚度或不同材質的金屬層，以改善降低深次微米電晶體的電阻值，並可避免淺接面的漏電流現象。
圖2(a)至圖2(h)為本發明的一較佳實施例在製作半導體組件的各步驟構造剖視圖，如圖所示，本發明主要製作方法是包括有下列步驟如圖2(a)所示，先提供一半導體基底30，其內形成有淺溝渠隔離區域(shallow trench isolation，STI)32，用以隔絕半導體基底30中的主動組件及被動組件；於半導體基底30上形成一電晶體柵極結構34，其是包含一柵極氧化層342及其上方的多晶矽層344；然後以柵極結構34為屏蔽，對半導體基底30進行一低濃度的第一次離子布植，以便在半導體基底30內形成源/漏極輕摻雜(lightly doped)區域36；再於柵極結構34的二側壁旁形成有柵極間隙壁38，其通常氧化物所組成。
接著，在該源/漏極輕摻雜區域36形成後，且於形成矽磊晶層之前，先進行高溫活化處理，其是在大於800℃或更高溫(約1050℃)的爐管中進行快速熱回火(rapid thermal anneal，RTA)處理，以重整該半導體基底30表面的矽晶格。經過熱回火處理後，再利用磊晶法(epitaxy)，於一磊晶反應爐中，選擇性的在柵極結構34及源/漏極區域40上分別成長一矽磊晶層42，以形成提升的源/漏極結構(raised source/drain structure)。然後再以該柵極結構34與柵極間隙壁38為屏蔽，對半導體基底30進行一高濃度的第二次離子布植，以便在半導體基底30內形成源/漏極重摻雜區域40；而後進行一大約800℃的爐管回火或更高溫(900℃)的快速熱回火處理，以便將半導體基底30表面因離子植入產生的非晶矽現象回火成原來的結晶狀態。
在形成如圖2(a)所示的各組件結構後，即可繼續進行兩階段的金屬沉積製造工藝。請參閱圖2(b)所示，利用金屬濺鍍方式或化學氣相沉積法，於該半導體基底30上先沉積一第一金屬層44，此第一金屬層44的材質是可為鈦金屬、鈷金屬或白金金屬，抑或是其它可行的金屬材質，較佳者為鈦金屬。再於第一金屬層44的表面形成一阻障層46，此阻障層46的形成方法是可利用氮離子的布植或通入氮氣於該第一金屬層44的表面，使表面的部份第一金屬層44轉變成氮化金屬以作為該阻障層46。
然後，在該阻障層46表面形成一化學氣相沉積層48，如圖2(c)所示，此化學氣相沉積層48一般為氧化層，包含四氧乙基矽(TEOS)在內，亦可是氮化矽層，或是任何可選擇性的被去除的化學氣相沉積材質，也就是於後續製造工藝步驟中可用溼蝕刻方式清除的材質。接著請參閱圖2(d)所示，利用幹蝕刻方式，蝕刻去除該半導體基底表面，使柵極結構34上方的部份化學氣相沉積層48完全被清除掉，而裸露出該柵極結構34上的阻障層46；再以該化學氣相沉積層48為屏蔽，進行另一次的蝕刻步驟，將柵極結構34上方的阻障層46及第一金屬層44全部移除，以裸露出該柵極結構34。此時，即可去除剩餘的化學氣相沉積層48，其是利用一般的溼蝕刻方式於蝕刻槽中對該半導體基底30作一全面性的化學氣相沉積層48去除，即可得到如圖2(e)所示的結構。
請參閱圖2(f)所示，利用金屬濺鍍方式或化學氣相沉積法，形成一第二金屬層50於露出的柵極結構34與阻障層46(第一金屬層44上的阻障層46)上，此第二金屬層50的材質是可為鈦金屬、鈷金屬或白金金屬，抑或是其它可行的金屬材質，較佳者為鈦金屬。對該半導體基底30進行一熱回火處理，其是在一大於500℃的爐管中進行回火，使該第一金屬層44與源/漏極區域40表面矽磊晶層42相接觸的部份轉變成金屬矽化物52，且使該第二金屬層50與柵極結構34表面的矽材質相接觸的部份轉變成金屬矽化物54，如圖2(g)所示。完成金屬矽化物52、54的製作後，即可完全去除該未反應成金屬矽化物52或反應後殘留的第一金屬層44、阻障層46與未反應成金屬矽化物54或反應後殘留的第二金屬層50，如圖2(h)所示，最後對金屬矽化物52、54進行熱回火處理，以降低金屬矽化物52、54的電阻值。
其中，上述製造工藝中所使用的阻障層46並非為必要的，若無阻障層46的設計，則化學氣相沉積層48是直接形成於第一金屬層44表面，並可依序進行後續的各步驟，只要省略阻障層的結構與步驟即可，其餘詳細流程是與前述內容相同，故於此不再贅述。
由此一較佳製造工藝實施例，該第一金屬層產生的金屬矽化物是位於源/漏極區域上，該第二金屬層所產生的金屬矽化物則位于于柵極結構上，二金屬層的厚度與金屬材質種類是可因應其特性與組件需求而做適時的調度。
本發明為改善習知的缺失，提出一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其是利用兩階段沉積金屬層的方式，形成不同厚度或不同材質的金屬層於柵極結構和源/漏極區域上，以形成不同的自行對準金屬矽化物。在柵極結構上的金屬矽化物是較厚以降低其電阻值；在源/漏極區域上的金屬矽化物可較為薄，再同時配合提升的源/漏極結構，使源/漏極區域內的電阻可明顯的降低，且可完全改善淺接面的漏電現象。
因此，本發明是在降低組件的電阻值之際，同時亦可避免產生在淺接面中的漏電流現象，使其符合組件基本電性的需求，以確保組件特性及其可靠度，進而提高產品合格率。
以上所述的實施例僅是為說明本發明的技術思想及特點，其目的在使熟習此項技藝的人士能夠了解本發明的內容並據以實施，當不能以之限定本發明的專利範圍，即大凡依本發明所揭示的精神所作的均等變化或修飾，仍應涵蓋在本發明的專利範圍內。
權利要求
1.一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其特徵是包括下列步驟(a)提供一半導體基底，其上是依序形成有隔離區域、柵極結構、源/漏極輕摻雜區域、柵極間隙壁、提升的源/漏極結構以及源/漏極重摻雜區域等組件；(b)於該半導體基底上沉積一第一金屬層；(c)形成一阻障層於該第一金屬層表面；(d)形成一圖案化的化學氣相沉積層於該阻障層上，以露出該柵極結構上的阻障層；(e)去除該柵極結構上露出的該阻障層及第一金屬層；(f)移除該圖案化的化學氣相沉積層；(g)於該阻障層與該柵極結構上沉積一第二金屬層；(h)對該半導體基底進行熱回火處理，使與該柵極結構相接觸的部份該第二金屬層及與該源/漏極區域相接觸的部份該第一金屬層轉變成金屬矽化物；(i)去除未反應成金屬矽化物的該第二金屬層、該阻障層及該第一金屬層；以及(j)對該金屬矽化物進行熱回火處理。
2.根據權利要求1所述的半導體組件製造工藝，其特徵是該步驟(a)在該半導體基底中形成該等組件的方法更包括下列步驟在該半導體基底上形成一柵極結構，包含一柵極氧化層及其上方的多晶矽層；以該柵極結構為屏蔽，進行一低濃度的離子布植，在該半導體基底內形成源/漏極輕摻雜區域；於該柵極結構側壁形成有柵極間隙壁；進行高溫活化製造工藝處理；在該柵極結構及該源/漏極上成長一矽磊晶層，以形成提升的源/漏極結構；以該柵極結構與柵極間隙壁為屏蔽，對該半導體基底進行一高濃度離子布植，以形成源/漏極重摻雜區域；以及對該進行半導體基底進行熱回火處理。
3.根據權利要求2所述的半導體組件製造工藝，其特徵是該矽磊晶層的成長方法是利用磊晶法完成者。
4.根據權利要求1所述的半導體組件製造工藝，其特徵是該第一金屬層的材質是可為鈦金屬、鈷金屬、白金金屬，或是其它可行的金屬材質。
5.根據權利要求1所述的半導體組件製造工藝，其特徵是該步驟(d)更包括形成一化學氣相沉積層於該阻障層上；以及蝕刻去除部份的該化學氣相沉積層，以形成該圖案化的化學氣相沉積層，使其露出該柵極結構上的該阻障層。
6.根據權利要求1所述的半導體組件製造工藝，其特徵是該第二金屬層的材質是可為鈦金屬、鈷金屬、白金金屬，或是其它可行的金屬材質。
7.根據權利要求1所述的半導體組件製造工藝，其特徵是該阻障層是由一氮化金屬層所構成者。
8.根據權利要求8所述的半導體組件製造工藝，其特徵是該氮化金屬層的形成方式是為對該第一金屬層進行一氮離子布值，以使部分的該第一金屬層轉變成該氮化金屬層。
9.根據權利要求1所述的半導體組件製造工藝，其特徵是該化學氣相沉積層可為包含四氧乙基矽在內的氧化層、氮化矽層，或是任何可選擇性的被去除的化學氣相沉積材質。
10.根據權利要求1所述的半導體組件製造工藝，其特徵是在該步驟(h)中的熱回火處理是在一大於500℃的爐管中進行回火。
11.根據權利要求1所述的半導體組件製造工藝，其特徵是在該步驟(j)中的熱回火處理是在一大約700℃的爐管中進行回火。
12.一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其特徵是包括下列步驟(a)提供一半導體基底，其上是依序形成有隔離區域、柵極結構、源/漏極輕摻雜區域、柵極間隙壁、提升的源/漏極結構以及源/漏極重摻雜區域等組件；(b)於該半導體基底上沉積一第一金屬層；(c)形成一圖案化的化學氣相沉積層於該第一金屬層上，以露出該柵極結構上的該第一金屬層；(d)去除該柵極結構上露出的該第一金屬層；(e)移除該圖案化的化學氣相沉積層；(f)於該柵極結構上沉積一第二金屬層；(g)對該半導體基底進行熱回火處理，使與該柵極結構相接觸的部份該第二金屬層及與該源/漏極區域相接觸的部份該第一金屬層轉變成金屬矽化物；(h)去除未反應成金屬矽化物的該第二金屬層及該第一金屬層；以及(i)對該金屬矽化物進行熱回火處理。
13.根據權利要求12所述的半導體組件製造工藝，其特徵是該步驟(a)在該半導體基底中形成該等組件的方法更包括列步驟在該半導體基底上形成一柵極結構，包含一柵極氧化層及其上方的多晶矽層；以該柵極結構為屏蔽，進行一低濃度的離子布植，在該半導體基底內形成源/漏極輕摻雜區域；於該柵極結構側壁形成有柵極間隙壁；進行高溫活化製造工藝處理；在該柵極結構及該源/漏極上成長一矽磊晶層，以形成提升的源/漏極結構；以該柵極結構與柵極間隙壁為屏蔽，對該半導體基底進行一高濃度離子布植，以形成源/漏極重摻雜區域；以及對該進行半導體基底進行熱回火處理。
14.根據權利要求13所述的半導體組件製造工藝，其特徵是該矽磊晶層的成長方法是利用磊晶法完成者。
15.根據權利要求12所述的半導體組件製造工藝，其特徵是該第一金屬層的材質是可為鈦金屬、鈷金屬、白金金屬，或是其它可行的金屬材質。
16.根據權利要求12所述的半導體組件製造工藝，其特徵是該步驟(d)更包括形成一化學氣相沉積層於該第一金屬層上；以及蝕刻去除部份的該化學氣相沉積層，以形成該圖案化的化學氣相沉積層，使其露出該柵極結構上的該第一金屬層。
17.根據權利要求12所述的半導體組件製造工藝，其特徵是該第二金屬層的材質是可為鈦金屬、鈷金屬、白金金屬，或是其它可行的金屬材質。
18.根據權利要求12所述的半導體組件製造工藝，其特徵是該化學氣相沉積層可為包含四氧乙基矽在內的氧化層、氮化矽層，或是任何可選擇性的被去除的化學氣相沉積材質。
19.根據權利要求12所述的半導體組件製造工藝，其特徵是在該步驟(g)中的熱回火處理是在一大於500℃的爐管中進行回火。
20.根據權利要求12所述的半導體組件製造工藝，其特徵是在該步驟(i)中的熱回火處理是在一大約700℃的爐管中進行回火。
全文摘要
本發明公開一種改善深次微米電晶體的電阻及漏電現象的半導體組件製造工藝，其是在一半導體基中形成隔離區域、柵極結構、源/漏極的輕摻雜區域、柵極間隙壁、提升的源/漏極結構及源/漏極的重摻雜區域，之後利用兩階段沉積金屬層的方式，形成不同厚度或不同材料的金屬層於柵極結構和源/漏極區域上，以分別產生不同的自行對準的金屬矽化物。本發明利用該二不同的金屬矽化物，並配合提升的源/漏極結構，即可在降低組件電阻值時，亦同時避免淺接面的漏電流現象。
文檔編號H01L21/70GK1484297SQ0214270
公開日2004年3月24日 申請日期2002年9月18日 優先權日2002年9月18日
發明者高榮正 申請人:上海宏力半導體製造有限公司