一種分段電容陣列型逐次逼近模數轉換器校準結構及方法

2023-06-13 02:49:36 1

一種分段電容陣列型逐次逼近模數轉換器校準結構及方法
【專利摘要】本發明公開了一種分段電容陣列型逐次逼近模數轉換器校準結構,包括主DAC、比較器和數字邏輯控制器，主DAC採用分段式電容陣列結構，其中，自最高段電容陣列至低段電容陣列、相鄰兩段電容陣列之間均分別設有橋接電容，次高段電容端與地之間設有可變電容；通過比較器判斷電容陣列的輸出電壓V與0之差，並將可變電容的電容值置於滿足採用校準的分段式電容陣列結構之前的電容陣列二分算法的電容值，即校準臨界點，以達到校準目的。本發明校準方法是由數字邏輯控制器的工作時序實現，可以消除由於生產工藝偏差及非理想寄生效應帶來的橋接電容失配，進而消除橋接電容失配造成的模數轉換器非線性誤差，提高其轉換精度。
【專利說明】一種分段電容陣列型逐次逼近模數轉換器校準結構及方法

【技術領域】
[0001] 本發明屬於模擬數字混合信號集成電路設計領域，特別涉及一種分段式電容陣列 逐次逼近模數轉換器的校準方法。

【背景技術】
[0002] 隨著信息產業的快速發展，模數轉換器（ADC)廣泛應用在高速通信系統等數模混 合系統之中。相對於以Σ -Λ型及閃速型（FLASH)ADC為典型代表的高精度和高速模數轉 換器，逐次逼近型（SAR)ADC因具有低功耗、中等精度和中等轉換速率的綜合優勢，應用場 合十分廣泛。
[0003] 圖1所示為逐次逼近型ADC系統框圖，主要部件為：主數模轉換器（DAC)，比較器 及時序控制部分。其簡明工作原理為：先將輸入信號與0.5VREF(基準電壓）作比較，視其 比較結果將輸入信號再次與0. 25VREF或0. 75VREF作比較，以此類推採用二分算法逐次比 較，直至ADC設計精度。
[0004] 在電荷分配型SAR-ADC中，電容陣列主DAC是轉換器達到轉換精度的關鍵部件。圖 2顯示了一種典型的分段式電容陣列結構。分段式電容陣列又包括但不限於兩段式，三段式 等不同陣列形式。圖2中顯示的為典型的兩段式結構，其主要組成為Μ位高段電容、N位低 段電容及橋接電容。橋接電容的使用使得此結構大大減少了同等精度下所需電容陣列電容 個數，節省了晶片版圖面積，降低了電路成本。
[0005] 而正是由於使用了此結構，相對於高段及低段電容，橋接電容的工藝生產精度對 ADC整體轉換精度有著更為重要的影響。由於電容存在工藝偏差及寄生電容影響，橋接電容 (CB)的失配會使ADC整體輸出產生周期性的非線性誤差，降低轉換器精度。


【發明內容】

[0006] 針對上述現有技術，本發明提供一種應用於分段式電容陣列型逐次逼近模數轉換 器非線性誤差的校準方法，本方法可以消除由於生產工藝偏差及非理想寄生效應帶來的橋 接電容失配，進而消除橋接電容失配造成的模數轉換器非線性誤差，提高其轉換精度。

【權利要求】
1. 一種分段電容陣列型逐次逼近模數轉換器校準結構，其特徵在於， 包括主DAC、比較器和數字邏輯控制器，所述主DAC採用分段式電容陣列結構，所述分 段式電容陣列結構中：自最高段電容陣列至低段電容陣列、相鄰兩段電容陣列之間均分別 設有橋接電容，次高段電容陣列與橋接電容相接端與地之間設有可變電容； 所述可變電容由若干個並聯的電容單元所組成的電容陣列組成，每個電容單元包括多 個相互連接的電容與開關，其中，每個電容均有與地相連的控制開關； 設：主DAC的輸出電壓為：
(1) 公式⑴中， V是主DAC的輸出電壓，單位V ; Vin為模數轉換器輸入信號電壓，單位V ; 為模數轉換器輸入基準電壓，單位V ; Cv為可變電容的電容值，單位C ; CB'為優化的橋接電容的電容值，單位C ; Q為最高段電容陣列中與基準電壓相接的等效電容值，單位C ; c2為最高段電容陣列中與地相接的等效電容值，單位C ; C3為除最高段電容陣列外的其餘段電容陣列中與基準電壓相接的等效電容值，單位 C ； c4為除最高段電容陣列外的其餘段電容陣列中與地相接的等效電容值，單位C ; 通過比較器判斷電容陣列的輸出電壓V與0之差，並將可變電容的電容值置於滿足採 用校準的分段式電容陣列結構之前的電容陣列二分算法的電容值，即，除高段外其餘段電 容陣列的等效電容及所有橋接電容的等效電容之和與最高段電容陣列的最低位電容值相 等； 選定可變電容的量程後，根據可變電容的量程、分段式電容陣列結構和工藝要求確定 優化的橋接電容的電容值為Ce' = k . CB，其中，CB為未採用校準結構的初始橋接電容的電 容值，單位C ;且有：
(2) 公式（2)中，k為無量綱係數，CVMAX為可變電容電容滿量程容值，單位C。
2. -種分段電容陣列型逐次逼近模數轉換器校準方法，其特徵在於，採用如權利要求 1所述分段電容陣列型逐次逼近模數轉換器校準結構，並由數字邏輯控制器的工作時序實 現，具體包括： 校準狀態〇 :先將可變電容的電容值置為最小值，然後，進入狀態1 ; 校準狀態1 :依次將：除最高段外其餘段電容陣列的電容下極板置GND，最高段電容陣 列的電容下極板開關置基準電壓VMf，主DAC輸出端置共模電平VCM ;然後，進入狀態2 ; 校準狀態2 :依次將：將主DAC輸出與DAC輸出端置共模電平VCM斷開，除最高段外其 餘段電容陣列的電容下極板置基準電壓VMf，將最高段電容陣列的最低位置為地GND，將最 高段電容陣列中，除最低位之外的其餘位均置為基準電壓;然後，進入狀態3 ; 校準狀態3 :若比較器輸出為高電位，則將可變電容以可變的最高精度增加一位，並返 回狀態1 ;若比較器輸出為低電位，則數字邏輯控制器記錄此時的可變電容的電容值，並結 束校準；並在後續的模數轉換器正常工作狀態時，保持該可變電容的電容值不變。
【文檔編號】H03M1/10GK104124967SQ201410328269
【公開日】2014年10月29日 申請日期:2014年7月10日 優先權日:2014年7月10日
【發明者】趙毅強, 張贇, 戴鵬, 胡凱, 何家驥 申請人:天津大學