具有共存邏輯器件的背柵極控制靜態隨機存取存儲器的製作方法

2023-06-13 07:08:26 2

專利名稱：具有共存邏輯器件的背柵極控制靜態隨機存取存儲器的製作方法
技術領域：
本發明涉及一種半導體結構，並特別涉及一種包括至少一邏輯器件區和至少一個靜態隨機存取存儲器(SRAM)器件區的半導體結構，其中每個器 件區包括雙柵極場效應電晶體(FET)，其中每個FET器件的背柵極摻雜到 特定水平以改善FET器件在不同器件區內的性能。特別地，SRAM器件區 內的背柵極比邏輯器件區內的背柵極摻雜更重。為了控制短溝道效應，邏輯 器件區內的FET器件包括摻雜溝道，而SRAM器件區內的FET器件則沒有。
背景技術：
靜態隨機存取存儲器(SRAM)縮放的主要問題是摻雜漲落的角色。預 期對於45 nm節點，摻雜漲落將會是抑制進一步縮放的最重要的因素之一。從目前可得到的數據預計閾值失配，可以期望80 mV的一個sigma的失 配。這會導致一批超過實際修復率的失效率。摻雜漲落縮放涉及溝道中摻雜原子的絕對數N及其分布，其中N與器 件面積成正比。摻雜漲落會大致縮放到公式l/sqrt(W*L)，其中W和L分別 是器件寬度和器件長度。此外，閾值變化由垂直於柵極界面的摻雜分布的二 次矩的平方根來縮放，其涉及溝道中摻雜劑的總數量N。縮小特徵尺寸會要 求更高的摻雜水平，而且因為SRAM器件具有半導體技術中已知的最小器 件面積之一，所以摻雜漲落趨於首先損害該區域。發明內容本發明提供一種用於具有共存邏輯器件的背柵極控制SRAM器件的襯 底方案以解決上述摻雜漲落問題。更特別地，本發明提供一種半導體結構， 其包括至少一邏輯器件區和至少一靜態隨機存取存儲器(SRAM)器件區， 其中每個器件區包括雙柵極場效應電晶體(FET)，而其中每個FET器件的 背柵極被摻雜到特定水平(即摻雜劑濃度)以改善不同器件區內的FET器件 的性能。依照本發明，SRAM器件區內的背柵極比邏輯器件區內的背柵極摻雜更重。為了控制短溝道效應，邏輯器件區內的FET器件包括摻雜溝道，而 SRAM器件區內的FET器件則沒有。在本發明的一個實施例中，每個區域包括與超薄(大約10nm到大約20 nm的量級)體平面的完全耗盡的絕緣體上半導體(SOI)材料結合使用的雙 柵極器件。背柵極橫過該超薄體平面的完全耗盡的SOI材料未被圖形化。對 於體厚度TSi，選擇優化值以避免孔累積(厚側)和邏輯器件的可製造窗口(薄側)。背柵極厚度TBg通過晶片上能提供什麼數量的電壓VBg來選擇。TSi的優化範圍是從大約10 nm到大約20 nm，高度優選10 nm,而丁^的優化 範圍是從大約10nm到大約20nm,同樣高度優選10nm。為了最大化SRAM區(即包括未摻雜溝道的區域)中的背柵極控制， 在這些區域中分別為nFET和pFET提供相對於邏輯器件區(即包括摻雜溝 道的器件)中摻雜濃度為重摻雜的p+摻雜的和n+摻雜的背柵電極。由於漏 極到背柵極的電容耦合，高度摻雜的背柵極會降低邏輯器件的性能。為了使該附加電容最小化，邏輯區中的背柵極只是輕度摻雜並由保持漏 極以下部分大量耗盡的電壓偏置。在深源極漏極注入的適當優化的情況下， 可以實現位於源極/漏極之下的背柵極區中的減小的淨摻雜，此後也可以實現 增大的耗盡層，以最小化結電容。該選擇是自對準於前柵極。依照本發明， 邏輯區中未使用背柵極來控制閾值。通過在邏輯區中使用常規的暈注入，可 以在本發明中實現短溝道控制(SCE)。在SRAM區中，因為闊值電壓是通 過適當的背柵極偏置來設定的，所以不需要暈摻雜。這種調整可以對特定的 晶片微調，以補償其他系統變化比如柵極長度或體厚度。在上述實施例中，背柵極通過電介質層，例如SOI襯底的掩埋的隔離層， 而與半導體襯底隔離。由於背^冊極與半導體襯底隔離並相互隔離，這種特定結構允許工作過程中不受限制地使用背柵極偏置。在本發明的另 一實施例中，背柵極本質上是在體半導體襯底內形成的深 阱注入物。在p型襯底的情況中，n+背柵極由pn結而與襯底和p+背柵極分 開。在n型襯底的情況中，p+背柵極由pn結而與襯底和n+背柵極分開。在 這兩種情況中，背柵極偏置會受到限制，以致跨過pn結的電壓保持該偏置 處於反向模式。背柵極的摻雜水平也可以被用於適量調整前柵極閾值。該結 構的權衡是平衡對於在最高背柵極摻雜水平的邏輯柵極的附加結電容的影 響。總體來說，本發明提供了一種半導體結構，其包括包括至少一邏輯器件區和至少一 SRAM器件區的襯底，所述器件區由 隔離區分開；所述至少一邏輯器件區內的至少一雙柵極邏輯器件，其中所述至少一雙 柵極邏輯器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極電介質 和前4冊極，所述邏輯器件的所述體區域包括4參雜溝道；以及所述至少一 SRAM器件區內的至少一雙糹冊極SRAM器件，其中所述至 少一雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前 柵極電介質和前4冊極，所述SRAM器件的所述體區域包括未摻雜溝道，而 所述SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻 雜水平。依照本發明的一個實施例，邏輯和SRAM器件區內的背柵極和前柵極 可以具有相同的導電型。作為選擇的，而且在優選實施例中，每個器件區內 的背柵極及其相應的前柵極具有相反的導電型。在本發明的一個實施例中， 兩個器件區內的前柵極都是n型的，而每個器件區內的背柵極是p型的， SRAM器件區內的背柵極比邏輯器件區內的背柵極具有更高的p型摻雜水 平。在另一實施例中，兩個器件區內的前柵極都是p型的，而每個器件區內 的背柵極是n型的，SRAM器件區內的背柵極比邏輯器件區內的背柵極具有 更高的n型摻雜水平。在本發明的另一實施例中，兩個器件區包括至少一n 型前柵極和至少一p型前柵極。在該實施例中，n型前柵極的背柵極具有p 型導電型而SRAM器件背柵極的p型摻雜的濃度比邏輯器件背柵極的p型 摻雜的濃度高。同樣地，p型前柵極的背柵極具有n型導電型而SRAM器件 背柵極的n型摻雜的濃度比邏輯器件背柵極的n型摻雜的濃度高。SOI和體半導體襯底都在本發明中得到考慮而且可以被使用。在SOI襯底的情況中，本發明半導體結構包括至少一邏輯器件區內的至少一雙柵極邏輯器件，其中所述至少一雙柵極 邏輯器件從底至頂包括背4冊極、背柵極電介質、體區域、前柵極電介質和前 柵極，所述邏輯器件的所述體區域包括摻雜溝道；至少一 SRAM器件區內的至少一雙柵極SRAM器件，其中所述至少一 雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極 電介質和前柵極，所述SRAM器件的所述體區域包括未摻雜溝道，而所述SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻雜水 平；以及位於每個所述背柵極之下的至少 一掩埋的絕緣層。 對於體實施例，本發明半導體結構包括至少 一邏輯器件區內的至少一雙柵極邏輯器件，其中所述至少 一雙柵極 邏輯器件從底至頂包括背棚-極、背柵極電介質、體區域、前柵極電介質和前 柵極，所述邏輯器件的所述體區域包括摻雜溝道；至少一 SRAM器件區內的至少一雙柵極SRAM器件，其中所述至少一 雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極 電介質和前柵極，所述SRAM器件的所述體區域包括未摻雜溝道，而所述 SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻雜水 平；以及位於每個所述背柵極之下的半導體襯底。


圖l是描繪本申請的基本半導體結構的圖示(通過橫截面圖)。 圖2是描繪其中使用了 SOI襯底的本發明結構的一個實施例的圖示(通 過橫截面圖)。圖3是描繪其中使用了體半導體結構的本發明結構的另一個實施例的圖 示(通過橫截面圖)。
具體實施方式
本發明提供一種用於具有共存邏輯器件的背柵極控制SRAM器件的襯 底方案，現在通過參考附於本申請的以下討論和附圖來詳細描述。應該注意 的是附圖是為了說明的目的提供的，如此，它們未根據比例畫出。而且，在 附圖中，相似的和相應的元件通過相似的附圖標號來指示。圖1是描繪本發明的半導體結構10的放大的橫截面圖。特別地，圖1 中所示的半導體結構10包含邏輯器件區12和SRAM器件區14。這兩個不 同的器件區由隔離區16分開。結構IO還包括至少一邏輯器件區12內的至 少一雙柵極邏輯器件18A。依照本發明，該至少一雙柵極邏輯器件18A從底 至頂包括背柵極20A、背柵極電介質22A、體區域24A、前柵極電介質26A和前柵極28A。邏輯器件18A的背柵極20A與前柵極18A是相同的導電型， 或優選是與邏輯器件18A的前柵極28A是相反的導電型，而且邏輯器件18A 的體區域24A包括摻雜溝道30A。摻雜溝道30A位於前柵極28A之下並橫 向受到源極/漏極區32A的限制。依照本發明，摻雜溝道30A包含具有與背 柵極20A相同導電型的暈摻雜溝道，而源極/漏極區32A具有與前柵極28A 相同的導電型。圖1中所示的結構IO還包括至少一 SRAM器件區14內的至少一雙才冊 極SRAM器件18B。依照本發明，該至少一雙柵極SRAM器件18B從底至 頂包括背柵極20B、背柵極電介質22B、體區域24B、前柵極電介質26B和 前柵極28B。在本發明中，SRAM器件18B的背柵極20B設計為具有與SRAM 器件18B的前4冊才及28B相同的，或優選為相反的導電型，SRAM器件18B 的體區域24B包括未摻雜溝道30B。未摻雜溝道30B位於前柵極28B之下， 並橫向受到源極/漏極區32B的限制，源極/漏極區32B的導電型與前柵極28B 相同。依照本發明，SRAM器件18B的背柵極20B比邏輯器件18A的背柵 極20A具有更高的摻雜水平。雖然在圖1中未示出，背柵極20A和20B位於襯底之上。在一個實施 例中，襯底是體半導體，比如Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP以及所有其他III/V或II/VI化合物半導體。在另 一個實施例中，襯底是 包括底部半導體層和位於底部半導體層上的掩埋絕緣層的絕緣體上半導體 (SOI)的片段。掩埋的絕緣層可以是晶態或非晶態的氧化物、氮化物或氮 氧化物，高度優選的是掩埋的氧化物。在襯底包括SOI襯底片段的實施例中， 背柵極20A和20B通過掩埋的絕緣層而與底部半導體層(即半導體襯底) 隔離。用於提供圖1中所示結構的材料是本領域技術人員所熟知的。例如，背 柵極20A和20B，典型地但不總是包括如上面指出的摻雜的半導體材料或多 晶矽。依照本發明，背柵極20A和20B的摻雜可以在形成前柵極的之前(在 背柵極電介質/背柵極界面的背柵極橫向均質摻雜)或之後(沿背柵極電介質 /背柵極界面的背柵極的非均質摻雜，該注入是自對準於前柵極並可以由深源 極漏極注入完成)發生。摻雜由離子注入來實現，而且使用了退火以激活摻 雜區內的摻雜劑。依照本發明，SRAM器件18B的背柵極20B的摻雜劑濃度比邏輯器件18A的背柵極20A的摻雜劑濃度高。典型地，背柵極20B中的摻雜劑水平 是大約lxlO"原子/cn^或更大，更典型的是從大約10"原子/cmS到大約102Q 原子/cn^的範圍。背柵極20A中的摻雜劑水平是大約1018原子/0113或更小， 更典型的是從大約1016原子/(^13到大約1018原子/(^13的範圍。摻雜劑類型是n或p，並由每個器件區內前柵極28A和28B的摻雜劑類 型所決定。本發明考慮了其中背柵極和前柵極具有相同導電型的實施例。優 選的選擇是前和背柵極的極性相反。每個背柵極20A和20B通常具有相同 厚度。每個器件區中的背柵極電介質22A和22B典型地包括相同電介質材料。 用於背柵極電介質22A和22B的適合的電介質包括氧化物、氮化物、氮氧 化物或其多層。可以用作背柵極電介質22A和22B的電介質的特例包括， 但不限於Si02、 SiN、 SiON、 Hf02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203或Gd203。通過常規沉積形成的背柵極電介質的物理厚度，作為層轉換或熱工藝的結果，可能根據用於形成背柵極電介質的技術以及形成背柵極電介質的單種或多種材料而變化。典型地，背柵極電介質22A和22B具有從 大約10 nm到大約20 nm的厚度。每個器件區內的體區域24A和24B包括半導體材料，比如例如Si、 SiGe、 polySi或SiGec。體區域24A和24B典型地由層轉化工藝或沉積來提供。體 區域24A和24B典型厚度是從大約10 nm到大約20 nm。器件區18A和18B內的每個體區域24A和24B分別包括溝道30A和30B 以及鄰接的源極/漏極區32A和32B。依照本發明，邏輯器件區12內的溝道 30A是摻雜的，而SRAM器件區14B內的溝道30B是未摻雜的。邏輯器件 區內的溝道的摻雜發生在利用常規的有角度的離子注入工藝來形成前柵極 之後。典型地，使用暈摻雜劑(p或n)且摻雜溝道30A內的暈摻雜劑的濃 度從大約10"原子/cn^到大約10"原子/cm3。優選實施方式的暈摻雜劑類型 與背柵極20A的相同。源極/漏極區32A和32B在前柵極之後形成，利用了 本領域中熟知的常規的離子注入工藝。摻雜類型是前柵極28A和28B的相 同類型。兩個不同器件區內的前柵極電介質26A和26B包括關於背4冊極電介質 22A和22B的上述電介質材料之一。應該注意的是前柵極電介質可以包括與 背柵極電介質相同或不同的電介質材料。用於形成背柵極電介質22A和22B的上述工藝也可以用於形成前柵才及電介質26A和26B。前柵極電介質26A和26B的物理厚度可以根據用於形成前柵極電介質 的技術以及形成前柵極電介質的單種或多種材料而不同。典型地，前柵極電 介質26A和26B具有從大約1 nm到大約3 nm的厚度。每個器件區的前柵極28A和28B包括任何導電材料，其例如包括含Si 導體、金屬導體、金屬合金導體、金屬氮化物導體、金屬氧氮化物導體、金 屬矽酸鹽或其多層。典型地，前柵極28A和28B是含Si導體，高度優選polySi 導體。前柵極28A和28B利用本領域中熟知的常規工藝形成。注意的是當 使用含Si導體時，可以使用原位摻雜沉積工藝。作為選擇，可以首先通過 沉積而施加未摻雜含Si層，然後可以使用離子注入以對未摻雜含Si層引入 摻雜劑。觀察到前柵極28A和28B是與背柵極20A和20B相同的，或優選 不同的導電型。前柵極28A和28B的高度可以才艮據用於形成其4支術以及形成前4冊才及的 單種或多種材料而不同。典型地，前柵極28A和28B具有從大約75 nm到 大約200 nm的高度。注意的是在兩個器件區中的前柵極和前柵極電介質都利用傳統的光刻 和蝕刻來圖形化為柵極疊層。進一 步注意的是每個器件區內的源極/漏極區以 及前柵極可以利用本領域中熟知的常規矽化工藝來矽化。圖1中所示的隔離區16包括常規的溝槽電介質材料，例如氧化物。隔 離區16利用本領域中熟知的標準溝槽隔離技術形成。圖2示出本發明的一個實施例，其中背柵極區下的襯底是SOI晶片片段。 圖2中，附圖標號50表示SOI村底的底部半導體層而附圖標號52表示掩埋 的絕緣層。本實施例中，在兩個器件區中都示出了 n型和p型前柵極器件。 在圖中，"單撇，，標記用於描述nFET器件，而"雙撇"標記用於描述pFET 器件。這樣，18A，表示nFET邏輯器件，18A"表示pFET邏輯器件，18B， 表示nFETSRAM器件，而18B"表示pFET SRAM器件。圖3示出本發明的另一個實施例，其中背柵極區下的襯底是體半導體 54。上面關於圖2提到的標記也在這裡使用。觀察到圖2中，每個背柵極區通過掩埋的絕緣層52而與底部半導體層 50隔離。由於背柵極完全地與襯底隔離並相互隔離，這種特定結構允許工作 過程中不受限制地使用背柵極偏置。關於圖3，背柵極本質上是在體半導體襯底54內形成的深阱注入物。在 p型襯底的情況中，n+背柵極由pn結而與襯底和p+背柵極分開。在n型襯 底的情況中，p+背柵極由pn結而與襯底和n+背柵極分開。在這兩種情況中， 背柵極偏置會受到限制，以致跨過pn結的電壓保持該偏置處於反向模式。 背柵極的摻雜水平也可以被用於適量調整前柵極閾值。該結構的權衡是平衡 在最高背柵極摻雜水平的邏輯柵極的附加結電容的影響。依照本發明，且為了最大化SRAM區(即包括未摻雜溝道的區域)中 的背柵極控制，在這些區域中分別為nFET和pFET提供相對於邏輯器件區 (即包括摻雜溝道的器件)中摻雜濃度為重摻雜的p+摻雜的和n+摻雜的背 柵電極。由於漏極和背柵極的電容耦合，高度摻雜的背柵極會降低邏輯器件 的性能。為了使該附加電容最小化，邏輯區中的背柵極只是輕度摻雜並用保 持漏極以下部分大量耗盡的電壓偏置。依照本發明，邏輯區中未使用背柵極 來控制閾值。然而通過在邏輯區中使用常規的暈注入，可以在本發明中實現 短溝道控制(SCE)。在SRAM區，因為閾值電壓是通過適當的背柵極偏置 來設定的，所以不需要暈摻雜。這種調整可以對特定的晶片微調，以補償其 他系統變化比如柵極長度或體厚度。可選擇地，在優選實施方式中，邏輯器 件區中的減小的淨摻雜可以通過優化的深源極/漏極注入來完成，該注入自對 準於前柵極。這就通過直接在溝道下的較高的背柵極摻雜而允許對邏輯器件 的額外SCE控制。技術人員應當理解，在不脫離本發明的精神和範圍的前提下，可以進行前述 的或其他形式和細節上的修改。因此本發明旨在不限於所描述和示出的嚴格 的形式和細節，而是落在所附權利要求的範圍內。
權利要求
1、一種半導體結構，包括包括至少一邏輯器件區和至少一SRAM器件區的襯底，所述器件區由隔離區分開；所述至少一邏輯器件區內的至少一雙柵極邏輯器件，其中所述至少一雙柵極邏輯器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極電介質和前柵極，所述邏輯器件的所述體區域包括摻雜溝道；以及所述至少一SRAM器件區內的至少一雙柵極SRAM器件，其中所述至少一雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極電介質和前柵極，所述SRAM器件的所述體區域包括未摻雜溝道而所述SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻雜水平。
2、 如權利要求1所述的半導體結構，其中所述村底是體半導體襯底。
3、 如權利要求1所述的半導體結構，其中所述襯底是包括底部半導體 層和所述底部半導體層頂上的掩埋的絕緣層的絕緣體上半導體的片段。
4、 如權利要求1所述的半導體結構，其中所述邏輯和所述SRAM器件 的所述前柵極和所述背柵極的導電型相反。
5、 如權利要求1所述的半導體結構，其中所述邏輯器件區和所述SRAM 器件區內的所述背柵極都具有n型導電型而所述兩個器件區內的所述前柵極 具有p型導電型。
6、 如權利要求5所述的半導體結構，其中所述摻雜溝道具有所述n型 導電型。
7、 如權利要求1所述的半導體結構，其中所述邏輯器件區和所述SRAM 具有n型導電型。
8、 如權利要求7所述的半導體結構，其中所述摻雜溝道具有所述p型 導電型。
9、 如權利要求1所述的半導體結構，其中所述邏輯和SRAM器件區內 的所述背柵極包括具有p型導電型的區域和具有n型導電型的區域，其中與iiJ A由.刑"站相4 "新A緊缽反由M所迷前4冊極具有n型導電型，而其中與具有所述n型導電型的區域相關的兩個器件區內的所述前柵極 具有p型導電型。
10、 如權利要求9所述的半導體結構，其中具有所述n型導電型的所述 邏輯器件的所述摻雜溝道包含p暈摻雜劑，而具有所述p型導電型的所述邏 輯器件的所述摻雜溝道包含n暈摻雜劑。
11、 如權利要求1所述的半導體結構，其中所述SRAM器件的所述背 柵極具有大約1 x 102G原子/cm3或更大的摻雜劑濃度。
12、 如權利要求1所述的半導體結構，其中邏輯器件區中的所述背柵極 具有低摻雜的橫向均質摻雜或者橫向非均質摻雜，位於源極/漏極區下的淨摻 雜是低的。
13、 如權利要求1所述的半導體結構，其中所述摻雜和未摻雜溝道橫向 受到源極/漏極區的限制。
14、 如權利要求1所述的半導體結構，其中每個所述背柵極包括半導體 材料或多晶矽。
15、 如權利要求1所述的半導體結構，其中每個所述背柵極電介質包括 氧化物、氮化物、氮氧化物或其多層。
16、 如權利要求1所述的半導體結構，其中每個所述體區域包括半導體 材料或多晶矽。
17、 如權利要求1所述的半導體結構，其中每個所述前柵極電介質包括 氧化物、氮化物、氮氧化物或其多層。
18、 如權利要求1所述的半導體結構，其中每個所述前柵極包括含Si 導體、金屬導體、金屬合金導體、金屬氮化物導體、金屬氧氮化物導體、金 屬矽酸鹽或其多層。
19、 一種半導體結構，包括至少 一邏輯器件區內的至少 一雙柵極邏輯器件，其中所述至少 一雙柵極 邏輯器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極電介質和前 柵極，所述邏輯器件的所述體區域包括摻雜溝道；至少一 SRAM器件區內的至少一雙柵極SRAM器件，其中所述至少一 雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極 電介質和前柵極，所述SRAM器件的所述體區域包括未摻雜溝道而所述 SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻雜水平；以及位於每個所述背柵極之下的至少 一掩埋的絕緣層。
20、 一種半導體結構，包括至少 一 的邏輯器件區內的至少 一雙柵極邏輯器件，其中所述至少 一雙柵 極邏輯器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極電介質和 前柵極，所述邏輯器件的所述體區域包括摻雜溝道；至少一 SRAM器件區內的至少一雙柵極SRAM器件，其中所述至少一 雙柵極SRAM器件從底至頂包括背柵極、背柵極電介質、體區域、前柵極 電介質和前柵極，所述SRAM器件的所述體區域包括未摻雜溝道而所述 SRAM器件的所述背柵極具有比所述邏輯器件的所述背柵極更高的摻雜水 平；以及位於每個所述背柵極之下的半導體襯底。
全文摘要
提供一種半導體結構，其包括至少一邏輯器件區和至少一靜態隨機存取存儲器(SRAM)器件區，其中每個器件區包括雙柵極場效應電晶體(FET)，其中每個FET器件的背柵極被摻雜到特定水平以改善不同器件區內的FET器件的性能。具體而言，SRAM器件區內的背柵極比邏輯器件區內的背柵極摻雜更重。為了控制短溝道效應，邏輯器件區內的FET器件包括摻雜溝道，而SRAM器件區內的FET器件則沒有。在源極/漏極區之下的具有低淨摻雜的非均質橫向摻雜分布以及溝道下面的高淨摻雜可以提供對邏輯器件的附加的SCE控制。
文檔編號H01L27/11GK101331608SQ200680047607
公開日2008年12月24日 申請日期2006年10月3日 優先權日2005年12月19日
發明者威爾弗雷德·E-A·亨希, 羅伯特·H·登納德, 羅伯特·米勒, 阿爾文德·庫瑪 申請人:國際商業機器公司