一種高導電率的溝槽式肖特基晶片的製作方法

2023-06-29 04:37:41

一種高導電率的溝槽式肖特基晶片，屬於半導體製造領域。

背景技術：

現有技術的溝槽式肖特基晶片的製造工藝如下：首先在半導體材質的外延層表面刻蝕出若干溝槽，然後在外延層表面進行氧化處理氧化處理之後在外延層的上表面以及溝槽內表面生成氧化層。然後在外延層表面進行多晶矽的填充，填充完成之後將外延層表面的氧化矽絕緣層和多晶矽去除，然後通過現有技術的若干步驟在外延層表面形成肖特基界面，完成肖特基晶片的製作。

利用上述步驟製作而成的溝槽式肖特基晶片的結構如圖10所示，在外延層4的上表面並列設置有多個溝槽，在溝槽的內側壁形成溝槽氧化層9，在溝槽氧化層9內填充有多晶矽2，多晶矽2的上表面與溝槽的上表面高度相同，在溝槽以及外延層的上表面上形成肖特基界面1。

在傳統的溝槽式肖特基晶片中，肖特基晶片的耐壓強度與溝槽內的溝槽氧化層9的厚度成正比關係。而肖特基晶片在實際工作中，肖特基晶片的耐壓性能主要通過溝槽氧化層9底部的部分體現，由於在現有技術中，由於溝槽氧化層9是一次做出的，因此溝槽氧化層9的底部以及側壁是等厚的，因此出現了如下問題：如果要提高肖特基晶片的耐壓能力，則需要在進行氧化處理時增加溝槽氧化層9的整體厚度，由於在形成溝槽氧化層9需要消耗外延層本身的材料，因此如果溝槽氧化層9的體厚度增加，則減小了相鄰兩個溝槽之間的距離，從而犧牲了有效地導電面積，使得晶片正向壓降增大，影響了晶片的整體性能，為保證合適的正向壓降要放大晶片的面積，從而導致了晶片體積的增加。如果需要兼顧晶片的整體體積以及正向壓降，則需要減小溝槽內溝槽氧化層9的厚度，導致肖特基晶片的耐壓能力下降。

同時在傳統的溝槽式肖特基晶片中，通過外延層上表面的肖特基界面1同時起到導電界面的作用，介於上述問題，當增加溝槽氧化層9的整體厚度以保證肖特基晶片的耐壓性能時，不僅晶片的正向壓降會增大，同時會較小肖特基晶片的導電面積，降低導電效率；如果需要兼顧晶片的整體體積、正向壓降以及導電效率，則需要減小溝槽內溝槽氧化層的厚度，導致肖特基晶片的耐壓能力下降。

技術實現要素：

本實用新型要解決的技術問題是：克服現有技術的不足，提供一種在相同晶片面積的前提下，兼顧了晶片的耐壓能力以及正向壓降，同時提高了肖特基晶片的導電面積，提高了導電效率的高導電率的溝槽式肖特基晶片。

本實用新型解決其技術問題所採用的技術方案是：該高導電率的溝槽式肖特基晶片，其特徵在於：包括外延層，在外延層的表面設置有多個溝槽，在溝槽的側壁下部以及溝槽的底部設置有溝槽底部氧化層，在溝槽底部氧化層內部填充有多晶矽，在外延層的上表面、溝槽側壁上部以及多晶矽的上表面上設置有肖特基界面。

優選的，所述的溝槽底部氧化層的厚度為0.2-1.0μm。

優選的，所述的溝槽的寬度為0.25-1.0μm。

優選的，所述的多個溝槽中，相鄰兩個溝槽之間的間距為1-10μm。

優選的，所述的溝槽側壁上部的肖特基界面的高度為 0.5-6μm。

所述的外延層為N型半導體或P型半導體。

與現有技術相比，本實用新型所具有的有益效果是：

在本高導電率的溝槽式肖特基晶片中，僅僅在溝槽的底部設置有溝槽底部氧化層，且溝槽底部氧化層的厚度較厚，因此不會影響肖特基晶片的耐壓性能。

在溝槽上方沒有設置氧化層，因此不會對相鄰溝槽之間的距離造成影響，同時保證了本高導電率的溝槽式肖特基晶片導通時的正向壓降，保證了晶片的整體性能，而溝槽側部上方同時做出肖特基晶片，因此大大增加了本高導電率的溝槽式肖特基晶片的導電面積，增加了導電效率。

在本高導電率的溝槽式肖特基晶片中，在進行氧化處理時，在外延層的上表面以及深溝槽側壁的上部分別殘留有不會發生氧化反應的第一氮化矽層和第二氮化矽層，在進行氧化處理時，可以根據耐壓需要生成任意厚度的溝槽底部氧化層，同時不會對深溝槽頂部的結構造成任何影響。

附圖說明

圖1為高導電率的溝槽式肖特基晶片結構示意圖。

圖2~圖9為高導電率的溝槽式肖特基製作步驟示意圖。

圖10為現有技術溝槽式肖特基晶片結構示意圖。

其中：1、肖特基界面 2、多晶矽 3、溝槽底部氧化層 4、外延層 5、第一氮化矽層 6、淺溝槽 7、第二氮化矽層 8、深溝槽 9、溝槽氧化層。

具體實施方式

圖1~9是本實用新型的最佳實施例，下面結合附圖1~9對本實用新型做進一步說明。

如圖1所示，一種高導電率的溝槽式肖特基晶片，包括外延層4，在外延層4的表面設置有多個溝槽，在溝槽的側壁下部以及溝槽的底部設置有溝槽底部氧化層3，在溝槽底部氧化層3內部填充有多晶矽2，多晶矽2的表面刻蝕到與溝槽底部氧化層3等高的位置。在外延層4的上表面、溝槽側壁的上部以及多晶矽2的上表面上設置有肖特基界面1。

在傳統的肖特基晶片中，其耐壓能力是由溝槽底部的氧化層體現的，而在本高導電率的溝槽式肖特基晶片中，僅僅在溝槽的底部設置有溝槽底部氧化層3，且溝槽底部氧化層3的厚度較厚，因此不會影響肖特基晶片的耐壓性能。而在溝槽上方沒有設置氧化層，因此不會對相鄰溝槽之間的距離造成影響，同時保證了本高導電率的溝槽式肖特基晶片導通時的正向壓降，保證了晶片的整體性能，而溝槽側部上方同時做出肖特基晶片，因此大大增加了本高導電率的溝槽式肖特基晶片的導電面積，增加了導電效率。在本高導電率的溝槽式肖特基晶片中，溝槽底部氧化層3的厚度為：0.2-1.0μm，溝槽側壁上部的肖特基界面1的高度為0.5-6.0μm。

如圖2~8所示，製造如圖1所示的高導電率的溝槽式肖特基晶片，包括如下步驟：

步驟1，在外延層4上方利用現有技術進行氮化處理，生成一層氮化矽層-第一氮化矽層5，如圖2所示。

步驟2，在第一氮化矽層5上表面按照預設計的位置進行刻蝕，刻蝕出若干淺溝槽6，如圖3所示。在淺溝槽6刻蝕完畢之後，在淺溝槽6的內表面上重新露出外延層4。淺溝槽6的深度為0.5-6.0μm。

步驟3，在外延層4的上表面進行第二次氮化處理，進行第二次氮化處理之後，在淺溝槽6的內表面氮化形成第二氮化矽層7，在外延層4的上表面原有的第一氮化矽層5的上部同時生成第二氮化矽層7，如圖4所示。

步驟4，在外延層4的上表面進行氧化矽層的刻蝕，刻蝕完成之後，外延層4的上部的第二氮化矽層7被刻蝕掉，僅剩第一氮化矽層5，淺溝槽6底部的第二氮化矽層7同時被刻蝕掉，在淺溝槽6的底部再次露出外延層4，在淺溝槽6的側壁上殘留第二氮化矽層7，如圖5所示。

步驟5，沿殘留在淺溝槽6側壁的第二氮化矽層7再次對淺溝槽6進行刻蝕，形成深溝槽8。在深溝槽8的底面及側壁的下部露出外延層4，在深溝槽8的側壁上部為殘留的第二氮化矽層7，如圖6所示。深溝槽8的底部到晶片表面的深度為1.0 -10μm。

步驟6，在外延層4的表面進行氧化處理，由於外延層4的上表面殘留有第一氮化矽層5，在深溝槽8側壁的上部殘留有第二氮化矽層7，因此不會發生氧化反應，氧化反應僅發生在深溝槽8側壁的底部以及底面的位置，即外延層4露出的位置，氧化生成溝槽底部氧化層3。

在上述的製造步驟中，由於在之前的步驟1~步驟5中在外延層4的上表面以及深溝槽8側壁的上部分別殘留有不會發生氧化反應的第一氮化矽層5和第二氮化矽層7，在步驟6中進行氧化處理時，可以根據耐壓需要生成任意厚度的溝槽底部氧化層3，同時不會對深溝槽8頂部的結構造成任何影響。

步驟7，在深溝槽8內進行多晶矽2的填充，然後將填充的多晶矽2進行刻蝕，使多晶矽2上表面低於溝槽底部氧化層3下方，如圖8所示。

步驟8，去除外延層4表面殘留的第一氮化矽層5以及深溝槽8側壁上方的第二氮化矽層7，如圖9所示。

步驟9，在外延層4的上表面、深溝槽8側壁上方以及多晶矽2的上表面利用現有技術做出肖特基界面1。肖特基界面1的材質為：鈦、鉑、鉬、釩、鎢、鋁或這些金屬的不同組合，製成如圖1所示的高導電率的溝槽式肖特基晶片。

以上所述，僅是本實用新型的較佳實施例而已，並非是對本實用新型作其它形式的限制，任何熟悉本專業的技術人員可能利用上述揭示的技術內容加以變更或改型為等同變化的等效實施例。但是凡是未脫離本實用新型技術方案內容，依據本實用新型的技術實質對以上實施例所作的任何簡單修改、等同變化與改型，仍屬於本實用新型技術方案的保護範圍。