一種基於dice結構的改進sram存儲單元的製作方法

2023-06-28 17:18:56

一種基於dice結構的改進sram存儲單元的製作方法
【專利摘要】本發明提供了一種基於DICE結構的改進SRAM存儲單元，該單元包括以下結構：4個反相器結構，所述反相器結構由PMOS管和NMOS管串聯形成，PMOS管漏極和NMOS管漏極之間作為存儲節點，每個存儲節點控制其它反相器結構的一個NMOS管和另一個反相器結構的一個PMOS管的柵電壓；傳輸結構，由4個NMOS管構成，其源極、柵極和漏極分別接位線/反相位線、字線和存儲節點。本發明通過採用改進後的基於DICE結構的SRAM存儲單元，避免了傳統六管單元結構靜態噪聲容限小，傳輸易出錯的缺陷，解決了現有基於DICE結構SRAM存儲單元易受存儲節點電平影響的問題，提高了存儲單元的可靠性。
【專利說明】—種基於DICE結構的改進SRAM存儲單元
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及一種改進的SRAM存儲單元。
【背景技術】
[0002]集成電路是當前世界上更新速度最快的電子產品，而存儲器始終是代表集成電路技術發展水平的典型產品。集成電路設計、製造工藝水平的提高使SRAM的容量、性能得以不斷改善。SRAM因為讀寫速度塊，成為用作計算機高速緩存的最大量的揮發性存儲器。此外，在航空、通訊、消費電子類電子產品中，SRAM也有著廣泛的應用。
[0003]隨著航空航天事業和半導體技術的飛速發展，各類電子設備早已應用到環境非常惡劣的空間中，空間中充斥著各種輻射粒子，而輻射效應會導致半導體存儲器存儲單元的數據翻轉混亂，並導致整個邏輯電路的傳輸數據錯誤。因此，提高SRAM的抗輻射能力，已成為SRAM設計者必須考慮的問題。
[0004]傳統的SRAM大多採用六管單元，其結構如圖1所示，用兩個鉗位的反相器(Ml和M5構成一個反相器,M2和M6構成第二個反相器)再加上兩個傳輸電晶體(M3和M4)組成。字線WL控制M3和M4，在讀取和寫入操作時，M3和M4導通。讀取時，兩根位線BLB和BL均預充電至高電平。寫入I時，BL = 1，BLB = O ;寫入O時，BL = O, BLB = 10
[0005]現有的SRAM單元，在讀取操作的時候，BL和BLB預充電至Vdd/2。由於電晶體的分壓原理，導致存儲O的節點電壓上升，從而使靜態噪聲容限減小。如圖1所示，在讀取操作時，兩條位線BL和BLB分別充電至Vdd/2，如果左邊存儲節點Q存儲值為I，右邊存儲節點QB存儲值為0，則當讀取操作時，WL = 1，M5導通，由於Q存儲的1，M2電晶體柵電壓一直處於開啟狀態，BLB讀取QB中存儲的O時，本身被充電至高電平，因此M2和M4形成一個放電通路，QB電壓從O上升。如果QB電壓上升到一定程度，可以使Ml導通，從而下拉Q點電位，整個SRAM內存儲數據都會發生翻轉，導致傳輸數據出現錯誤。
[0006]因此在執行讀操作時，存儲O的節點電壓上升至O到Vdd/2之間某一水平，具體取決於M2和M4之間的導通電阻。這時，如果該節點再受到一個噪聲電壓的擾動，就更容易發生翻轉，因而靜態噪聲容限減小。同樣，在讀取「I」時也存在存儲節點電壓變化的問題。如圖1所示，BL和BLB在讀取存儲數據之前預充電至Vdd/2，若Q = 1，QB = 0，則M3和M5形成通路，Q點電位處於Vdd/2和Vdd之間某一水平，具體取決於M3和M5導通電阻的大小。
[0007]圖2所示的是現有技術採用的雙互鎖存儲單元(DICE)結構設計的SRAM單元，由四個反相器構成4個存儲節點A、B、C、D0按照設計的思路，A和C的電位應該相同，B和D的電位應該相同。下面根據A、B、C、D不同的初始值分情況討論:
[0008]①假設A = 1,B = 0,C = 1,D = O是初始條件。可以看到A控制N8導通,將D點下拉至0，同時D控制Pl導通將A上拉至高電平，因此A和D在分別為I和O時相互控制，同理，B和C也相互控制。②如果A = 0，B = I, C = O, D = 1，則A = O使？2將8點上拉至1，而B則使NI導通將A下拉至0，同理，此時C和D也相互控制。
[0009]在情況①下，若B跳變為1，只能依賴C對其的反饋才能將其恢復。如果B的跳變為O，可能由於較大的瞬態電流將P3導通，C上拉至I。這樣整個BC反饋失效。因為A和D為一對控制結點，B和C為一對控制節點。A和D無法對B的跳變進行恢復。在情況②下，也會產生類似問題。
[0010]因此，希望提出一種靜態噪聲容限大，且不受節點初始電平影響的SRAM單元結構。

【發明內容】

[0011]本發明提供了一種基於DICE結構的改進SRAM存儲單元，該單元包括以下結構:
[0012]反相器結構，包括第一反相器結構、第二反相器結構、第三反相器結構、第四反相器結構，其中，
[0013]第一反相器結構由第一 PMOS管Pl和第一 NMOS管NI串聯形成，所述第一 PMOS管Pl的源極接電源VDD，所述第一 NMOS管NI的源極接地，所述第一 PMOS管Pl漏極和第一NMOS管NI的漏極之間作為第一存儲節點A ；
[0014]第二反相器結構由第二 PMOS管P2和第二 NMOS管N2串聯形成，所述第二 PMOS管P2的源極接電源VDD，所述第二 NMOS管N2的源極接地，所述第二 PMOS管漏極P2和第二NMOS管N2的漏極之間作為第二存儲節點B ；
[0015]第三反相器結構由第三PMOS管P3和第三NMOS管N3串聯形成，所述第三PMOS管P3的源極接電源VDD，所述第三NMOS管N3的源極接地，所述第三PMOS管漏極P3和第三NMOS管N3的漏極之間作為第三存儲節點C ；
[0016]第四反相器結構由第四PMOS管P4和第四NMOS管N4串聯形成，所述第四PMOS管P4的源極接電源VDD，所述第四NMOS管N4的源極接地，所述第四PMOS管漏極P4和第四NMOS管N4的漏極之間作為第四存儲節點D ；
[0017]所述第一存儲節點A，連接第二 PMOS管和第四NMOS管的柵電極；
[0018]所述第一存儲節點B，連接第一 PMOS管和第三NMOS管的柵電極；
[0019]所述第一存儲節點C，連接第四PMOS管和第二 NMOS管的柵電極；
[0020]所述第一存儲節點D，連接第三PMOS管和第一 NMOS管的柵電極；
[0021]傳輸結構，由第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8構成，其中，
[0022]第五NMOS管N5的漏極接第一存儲節點A，源極接位線BL ；
[0023]第六NMOS管N6的漏極接第二存儲節點B，源極接反相位線BLB ；
[0024]第七NMOS管N7的漏極接第三存儲節點C，源極接位線BL ；
[0025]第八NMOS管N8的漏極接第二存儲節點D，源極接反相位線BLB ；
[0026]所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的柵極均接字線WL。
[0027]與現有技術相比，採用本發明提供的技術方案具有如下優點:通過採用改進後的基於DICE結構的SRAM存儲單元，避免了傳統六管單元結構靜態噪聲容限小，傳輸易出錯的缺陷，還解決了現有基於DICE結構SRAM存儲單元容易受存儲節點電平影響的問題，有效提高了存儲單元的可靠性。【專利附圖】

【附圖說明】
[0028]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特徵、目的和優點將會變得更明顯。
[0029]圖1為現有技術的六管單元結構的SRAM單元結構圖；
[0030]圖2為現有技術的基於DICE結構的4存儲節點SRAM單元結構圖；
[0031]圖3根據本發明的實施例的改進的DICE結構的4存儲節點SRAM單元結構圖。
【具體實施方式】
[0032]下面詳細描述本發明的實施例。
[0033]所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，並且目的不在於限制本發明。此外，本發明可以在不同例子中重複參考數字和/或字母。這種重複是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關係。此外，本發明提供了的各種特定的器件和結構的例子，但是本領域普通技術人員可以意識到其他器件的可應用於性和/或其他結構的使用。
[0034]本發明提供了一種基於DICE結構的改進SRAM存儲單元。下面，將通過本發明的一個實施例對圖3所示的基於DICE結構的改進SRAM存儲單元進行具體描述。如圖3所示，本發明所提供的基於DICE結構的改進SRAM存儲單元包括:
[0035]反相器結構和傳輸結構，其中所述反相器結構採用雙管反相器構成反饋環，構成一個鎖存結構。採用此結構，每個單元中有四個節點存儲邏輯狀態，其中每個節點的狀態都由相鄰對角的結點控制，而這對角的結點並不互相聯繫，它們的狀態也由其他相鄰對角的結點的狀態控制，在進行讀取操作時，存儲在存儲節點中的電平狀態和來自位線或反相位線的信息通過傳輸結構相互傳輸，下面對分別對這兩部分結構盡心具體介紹。
[0036]反相器結構，用於鎖存邏輯狀態信息，包括第一反相器結構、第二反相器結構、第三反相器結構、第四反相器結構，其中，
[0037]第一反相器結構由第一 PMOS管Pl和第一 NMOS管NI串聯形成，所述第一 PMOS管Pl的源極接電源VDD，所述第一 NMOS管NI的源極接地，所述第一 PMOS管Pl漏極和第一NMOS管NI的漏極之間作為第一存儲節點A ;第二反相器結構由第二 PMOS管P2和第二 NMOS管N2串聯形成，所述第二 PMOS管P2的源極接電源VDD，所述第二 NMOS管N2的源極接地，所述第二 PMOS管漏極P2和第二 NMOS管N2的漏極之間作為第二存儲節點B ;第三反相器結構由第三PMOS管P3和第三NMOS管N3串聯形成，所述第三PMOS管P3的源極接電源VDD，所述第三NMOS管N3的源極接地，所述第三PMOS管漏極P3和第三NMOS管N3的漏極之間作為第三存儲節點C ;第四反相器結構由第四PMOS管P4和第四NMOS管N4串聯形成，所述第四PMOS管P4的源極接電源VDD，所述第四NMOS管N4的源極接地，所述第四PMOS管漏極P4和第四NMOS管N4的漏極之間作為第四存儲節點D。
[0038]其中所述第一存儲節點A，連接第二 PMOS管和第四NMOS管的柵電極；所述第一存儲節點B，連接第一 PMOS管和第三NMOS管的柵電極；所述第一存儲節點C，連接第四PMOS管和第二 NMOS管的柵電極；所述第一存儲節點D，連接第三PMOS管和第一 NMOS管的柵電極。
[0039]所述傳輸結構用於傳輸存儲在存儲節點中的邏輯電平狀態和來自位線或反相位線的信息，包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8，其中，第五NMOS管N5的漏極接第一存儲節點A，源極接位線BL ;第六NMOS管N6的漏極接第二存儲節點B，源極接反相位線BLB ;七NMOS管N7的漏極接第三存儲節點C，源極接位線BL ;第八NMOS管N8的漏極接第二存儲節點D，源極接反相位線BLB。所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的柵極均接字線WL。
[0040]當對此存儲單元進行讀取和寫入操作時，傳輸結構，即第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8均導通；在讀取時，反相位線BLB和位線BL均預充電至高電平，在進行寫入操作時，對要寫入I的節點，BL= 1,BLB = O ;對要寫入O的節點，BL = 0，BLB = I。
[0041]根據背景說明中，對傳統DICE)結構設計的SRAM單元的分析方法，同樣根據A、B、C、D四個存儲節點不同的初始值分情況討論:
[0042]第一種情況,假設A = I, B = O, C = I, D = O是初始條件。可以看到A控制第四NMOS管N4把D下拉至O，D控制第三PMOS管P3把C上拉至1，C又控制第二 NMOS管N2把B下拉至0，B控制第一 PMOS管Pl將A上拉至I。此時，如果A跳變為0，A將試圖使B上拉至1，但是由於C仍保持為1，同時通過導通第二 NMOS管N2將B保持在O。因此B的點位受到兩個節點的控制，一旦瞬變電流消失，B在C的控制下一直為0，則可以導通第一 PMOS管Pl將A上拉至I。由於A從I變為0，其只能控制B，而無法影響C和D。其餘三個存儲結點可以做類似分析
[0043]第二種情況,假設A = O, B = I,C = O, D=I是初始條件。通過類似分析可以看到此相互控制的初始條件是穩定度。此時，如果A跳變為1，則A將試圖通過讓第四NMOS管N4導通下拉D至0，但是D結點受到C的控制，而C = O使得第四PMOS管P4導通，讓D仍然維持在I。因此瞬變電流過後，D可以使A恢復為O。其餘三個存儲結點可以做類似分析。
[0044]與現有技術相比，本發明具有以下優點:通過採用改進後的基於DICE結構的SRAM存儲單元，避免了傳統六管單元結構靜態噪聲容限小，傳輸易出錯的缺陷，還解決了現有基於DICE結構SRAM存儲單元容易受存儲節點電平影響的問題，有效提高了存儲單元的可靠性。
[0045]雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝步驟的次序可以變化。
[0046]此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、製造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、製造、物質組成、手段、方法或步驟包含在其保護範圍內。
【權利要求】
1.一種基於DICE結構的改進SRAM存儲單元，該單元包括以下結構: 反相器結構，用於鎖存邏輯電平狀態，包括第一反相器結構、第二反相器結構、第三反相器結構、第四反相器結構，其中， 第一反相器結構由第一 PMOS管(Pl)和第一 NMOS管(NI)串聯形成，所述第一 PMOS管(PD漏極和第一 NMOS管(NI)的漏極之間作為第一存儲節點(A)； 第二反相器結構由第二 PMOS管(P2)和第二 NMOS管(N2)串聯形成，所述第二 PMOS管漏極(P2)和第二 NMOS管(N2)的漏極之間作為第二存儲節點(B)； 第三反相器結構由第三PMOS管(P3)和第三NMOS管(N3)串聯形成，所述第三PMOS管漏極(P3)和第三NMOS管(N3)的漏極之間作為第三存儲節點(C); 第四反相器結構由第四PMOS管(P4)和第四NMOS管(N4)串聯形成，所述第四PMOS管漏極(P4)和第四NMOS管(N4)的漏極之間作為第四存儲節點⑶； 所述第一存儲節點(A)，連接第二 PMOS管和第四NMOS管的柵電極； 所述第一存儲節點(B)，連接第一 PMOS管和第三NMOS管的柵電極； 所述第一存儲節點(C)，連接第四PMOS管和第二 NMOS管的柵電極； 所述第一存儲節點(D)，連接第三PMOS管和第一 NMOS管的柵電極； 傳輸結構，用於傳輸存儲在存儲節點中的邏輯電平狀態和來自位線或反相位線的信息，由第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)構成。
2.根據權利要求1所述的電路，所述反相器結構的特徵為: 所述第一 PMOS管(Pl)的源極接電源(VDD)，所述第一 NMOS管(NI)的源極接地，所述第一 PMOS管(Pl)的漏極接所述第一 NMOS管(NI)的漏極； 所述第二 PMOS管(P2)的源極接電源(VDD)，所述第二 NMOS管(N2)的源極接地，所述第二 PMOS管(P2)的漏極接所述第二 NMOS管(N2)的漏極； 所述第三PMOS管(P3)的源極接電源(VDD)，所述第三NMOS管(N3)的源極接地，所述第三PMOS管(P3)的漏極接所述第三NMOS管(N3)的漏極； 所述第四PMOS管(P4)的源極接電源(VDD)，所述第四NMOS管(N4)的源極接地，所述第四PMOS管(P4)的漏極接所述第四NMOS管(N4)的漏極。
3.根據權利要求1所述的電路，其中，所述傳輸結構的特徵為: 第五NMOS管(N5)的漏極接第一存儲節點(A)，源極接位線(BL)； 第六NMOS管(N6)的漏極接第二存儲節點(B)，源極接反相位線(BLB)； 第七NMOS管(N7)的漏極接第三存儲節點(C)，源極接位線(BL)； 第八NMOS管(N8)的漏極接第二存儲節點(D)，源極接反相位線(BLB)； 所述第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)的柵極均接字線(WL)。
【文檔編號】G11C11/413GK103956184SQ201410208999
【公開日】2014年7月30日 申請日期:2014年5月16日 優先權日:2014年5月16日
【發明者】劉夢新, 劉鑫, 趙發展, 韓鄭生 申請人:中國科學院微電子研究所