Cmos帶隙基準源電路的製作方法
2023-06-08 02:58:21 1
專利名稱：Cmos帶隙基準源電路的製作方法
技術領域：
本發明涉及微電子學領域，具體涉及一種CMOS帶隙基準源電路。
背景技術：
基準電壓源是CMOS集成電路中非常重要的單元模塊電路，可提供高精度和高穩定度的基準電壓，被廣泛應用於各種模擬和數字系統中。隨著移動通信及其他通信技術的不斷發展，對基準電壓源模塊的要求越來越高。關於CMOS基準電壓源的設計，基本都是基於帶隙基準源技術。中國專利(申請號:201010162189.6)公開了一種帶隙基準電壓電路，通過將具有高階負溫度係數的電流注入一個PNP型三極體，得到具有高階溫度係數的電壓，並將該電壓通過雙差分對運算放大器耦合到最終的輸出基準電壓之中，補償三極體帶隙電壓中的高階溫度分量，從而得到高階溫度補償的基準電壓。由於傳統的帶隙基準電壓源只採用了一階溫度補償，該基準電壓通過高階溫度補償，較傳統的帶隙基準電壓源有較大的性能提升，具有較低的溫度係數。但是該發明只是通過在三極體注入一具有高階負溫度係數的電流以得到高階溫度補償的基準電壓，結電壓對溫度比較敏感，隨著溫度的變化進而容易產生變化，進而影響了電路的穩定性。中國專利(申請號:200910175533.2)提供一種電源電壓變動去除比良好的帶隙基準電壓電路。通過電壓供給電路，電壓不取決於電源電壓的變動。在電阻上產生的具有正溫度係數的電壓不基於電源電壓而是基於電壓，因此不隨著電源電壓的變動而產生變動，進而提聞電路穩定性。但是該發明是通過電壓供給電路來使得電路不隨電源電壓的變動而產生變動，由於結電壓對溫度比較敏感，隨著溫度的變化還是容易產生變化，從而影響了電路的穩定性。圖1為現有技術中的帶隙基準源電路圖，如圖所示，傳統的帶隙基準源在CMOS工藝中是用寄生的三極體開啟的結電壓VBE的負溫度係數和熱電壓Vt正溫度係數的倍數相抵消，即輸出電壓Vout=VBE+K*Vt，其中K為常數，但是該公式是建立在結電壓VBE的溫度係數為一個常數的情況下適用，但在實際情況下結電壓VBE也是隨溫度變化的，而且是為負的二次項變化函數特性，故結電壓VBE會隨著溫度的變化產生變化，進而影響電路穩定性。
發明內容
本發明根據現有技術的不足，提供了一種降低溫度敏感性帶隙基準源電路，通過增加兩個二次項溫度係數為正，同時一次項係數相反的兩個電阻。使其在一次項抵消的同時，正二次項項係數和Q3的VBE負的二次項係數相抵消，從而使VBE結電壓的溫度敏感度進一步降低，進而提聞電路的穩定性。本發明採用的技術方案為:
一種CMOS帶隙基準源電路，其中，包括:運放電路和輸出電路；所述運放電路與所述輸出電路並聯；所述輸出電路中包括第三三極體Q3、第三電阻R3和第四電阻R4，所述第三電阻R3和第四電阻R4串聯後與所述第三三極體Q3的發射極E連接，所述第三三極體Q3的集電極C和基極B均接地；其中，所述第三電阻R3和第四電阻R4的二次項溫度係數均為正值，且該第三電阻R3和第四電阻R4的一次溫度係數相反。上述的CMOS帶隙基準源電路，其中，所述運放電路包括第一電晶體MP1、第二電晶體MP2、第一三極體Q1、第二三極體Q2、電阻Rl以及一運算放大器，所述輸出電路包括第三電晶體MP3、第三三極體Q3、第二電阻R2、第三電阻R3、第四電阻R4 ；所述第一電晶體MP1、第二電晶體MP2、第三電晶體MP3的源級均與電源電壓VDD相連，且第一電晶體MP1、第二電晶體MP2、第三電晶體MP3的漏極均與所述運算放大器AMP的輸出端相連，所述第一電晶體MP1、第二電晶體MP2、第三電晶體MP3均為PMOS電晶體；電晶體MPl的源級與所述的三極體Ql的發射極及運算放大器的正相輸入端相連接；所述第一三極體Q1、第二三極體Q2、第三三極體Q3的集電極均與接地端GND相連，且所述第一三極體Q1、第二三極體Q2、第三三極體Q3均為PNP三極體；所述第三電阻R3與第三三極體Q3的發射極之間設置有一第二電阻R2 ；
所述第三電晶體MP3與第四電阻R4的連接節點提供有一輸出電壓Vout。上述的CMOS帶隙基準源電路，其中，所述第一電晶體MPl的漏極連接第一三極體Ql的發射極以及運算放大器的正相輸入端；第二電晶體MP2的漏極連接第一電阻Rl和運算放大器的負相輸入端，其中，電阻Rl連接第二三極體Q2的發射極。上述的CMOS帶隙基準源電路，其中，假設第三電阻R3的一次項係數為TCl (R3)，第四電阻R4的一次項係數為TCl (R4)，由於電阻R3和電阻R4的一次項係數相反，當R4/R3=K 時，TCl (R3)+K*TC1 (R4)=0。上述的CMOS帶隙基準源電路，其中，假設第一三極體Ql的發射極面積為AE1，第二三極體Q2的發射極面積為AE2,第三三極體Q3的發射極面積為AE3 ；所述第一三極體Ql的發射極面積等於第三三極體Q3的發射極面積，即AE1=AE3 ；且三極體Q2的發射極面積為三極體Ql和三極體Q3發射極面積的倍數，即AE2=N*AE1=N*AE3，其中，N 為正整數。上述的CMOS帶隙基準源電路，其中，電晶體MPl的柵寬和柵長的比值等於電晶體MP2的柵寬和柵長的比值，假設第一電晶體MPl的柵長為LPl、柵寬為WPl ;第二電晶體MP2的柵長為LP2、柵寬為WP2，第三電晶體MP3的柵長為LP3、柵寬為WP3，即WP1/LP1=WP2/LP2 ；且第三電晶體MP3的柵寬和柵長的比值為電晶體第一MPl和電晶體MP2柵寬和柵長比值的倍數，即WP3/LP3=M* (WP1/LP1)=M* (WP2/LP2)，其中，M為正整數。上述的CMOS帶隙基準源電路，其中，第一電晶體MPl與第一三極體Ql之間的電流Il等於第二電晶體MP2與第二三極體Q2的電流，即11=12。
上述的CMOS帶隙基準源電路，其中，第三電阻R3與第二電阻R2之間的電流13=[ (WP3/LP3)/(WP2/LP2)]*12。上述的CMOS帶隙基準源電路，其中，假設第三三極體Q3的結電壓為VBE ;輸出電壓為Vout ;熱電壓為Vt,則輸出電壓Vout=VBE+[(R2+R3+R4)/Rl]*ln(AE2/AE1)*[(WP3/LP3)/(WP2/LP2)]*Vt。上述的CMOS帶隙基準源電路，其中，所述第一電阻Rl和第二電阻R2為相同種類的電阻。上述的CMOS帶隙基準源電路，其中，所述運算放大器為的增益效果大於60dB。由於本發明採用了以上技術方案，通過在帶隙基準源電路增設了兩個一次性係數相反、二次項係數為正的電阻R3和R4，可抵消三極體Q3發射結電壓的二次項負溫度係數，進而提聞電路可罪性和電路性能。
通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特徵、夕卜形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。並未刻意按照比例繪製附圖，重點在於示出本發明的主旨。圖1為現有技術中CMOS帶隙基準源的電路示意圖；圖2為本發明提供的一種CMOS帶隙基準源的電路示意圖。
具體實施例方式
下面結合附圖對本發明的具體實施方式
作進一步的說明:圖2為本發明提供的一種CMOS帶隙基準源的電路示意圖，如圖所示，該CMOS帶隙基準源電路包括3個PMOS管MPl、MP2、MP3，3個PNP三極體Ql、Q2、Q3，4個電阻Rl、R2、R3、R4和一個運算放大器AMP，此外，該電路還提供一電源電壓VDD和接地端GND，該電路位於電源電壓VDD和接地端GND之間。PMOS管MPl、MP2和MP3的源極均與電源電壓VDD相連接，同時且PMOS管MP1、MP2和MP3的漏極均與運算放大器AMP的輸入端相連接。三極體Ql、Q2、Q3的基級和集電極均與接地端GND相連，三極體Ql的發射極連接電晶體MPl的源極和運算放大器的正相輸入端，三極體Q2的發射極連接電阻R1，同時電阻Rl還連接電晶體MP2的源極和運算放大器的負相輸入端，三極體Q3的發射極與電晶體MP3的連接處串聯有3個電阻R2、R3、R4，電阻R4與電晶體MP3的連接節點還提供有一輸出電壓 Vout。假設電晶體MPl的柵寬為WPl，柵長為LPl，電晶體MP2的柵寬為WP2，柵長為LP2，電晶體MP3的柵寬為WP3，柵長為LP3 ;在本發明的實施例中，電晶體MPl與電晶體MP2的寬長比相等，且溝道長度要儘量沒有調製效應為最佳，則WP1/LP1=WP2/LP2，此外，電晶體MP3的常常比為電晶體MPl或電晶體MP2的寬長比的特定倍數，即WP3/LP3=M* (WP1/LP1) =M* (WP2/LP2)，M 為正整數。假設三極體Ql的發射面積為AEl,三極體Q2的發射面積為AE2,三極體Q3的發射面積為AE3。在本發明的實施例中，三極體Ql的發射極面積與三極體Q3的發射極面積相等，即AE1=AE3 ;同時三極體Q2的發射極面積為Ql和Q3的倍數，即AE2=N*AE1=N*AE3，N為正整數。同時在本發明的實施例中，電阻Rl和電阻R2採用相同類型的電阻，且滿足一定比例；電阻R3和電阻R4米用不同種類的電阻,優選的米用res_ndifsab和res_nposab作為電阻R3和R4，同時該電阻R3和電阻R4的一次項係數相反，且兩者的二次項溫度係數為正數，假設電阻R3的一次項係數為電阻R3的一次項係數為TCl (R3),電阻R4的一次項係數為 TCl (R4)，當 R4/R3=K 時，TCl (R3) +K 氺 TC I (R4) =0。此外，本發明提供的電路的電晶體MPl與三極體Ql之間的電流Il等於電晶體MP2與三極體Q2的電流，即11=12，此外，電阻R3與電阻R2之間的電流I3=[ (WP3/LP3)/(WP2/LP2)]*I2。在本發明的實施例中，優選採用增益效果大於60dB的運算放大器，進而提高電路的可靠性。假設三極體發射極的結電壓為VBE，熱電壓為Vt，則輸出電壓Vout=VBE+ [ (R2+R3+R4) /Rl] *ln (AE2/AE1) * [ (WP3/LP3) / (WP2/LP2) ] *Vt，由此可見，輸出電壓並不隨熱電壓Vt的變化而變化，使結電壓VBE的溫度敏感度進一步降低，進而保證電路的可靠性。由於在傳統的帶隙基準源電路增設了兩個一次項係數相反同時二次項係數為正的電阻R3和R4，可抵消三極體Q3的發射極結電壓的二次項負溫係數。使其在一次項抵消的同時，正二次項項係數和三極體Q3結電壓負的二次項係數相抵消，從而使三極體Q3發射極的結電壓VBE的溫度敏感度進一步降低，進而提高電路的穩定性。綜上所述，由於本發明採用了以上技術方案，在CMOS帶隙基準源電路增設了兩個一次項係數相反同時二次項係數為 正的電阻，可抵消三極體Q3的發射極結電壓的二次項負溫係數，進而降低了三極體Q3發射極的結電壓對溫度的敏感性，進而提高電路的穩定性。本領域技術人員應該理解，本領域技術人員結合現有技術以及上述實施例可以實現所述變化例，在此不予贅述。這樣的變化例並不影響本發明的實質內容，在此不予贅述。以上對本發明的較佳實施例進行了描述。需要理解的是，本發明並不局限於上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這並不影響本發明的實質內容。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種CMOS帶隙基準源電路，其特徵在於，包括: 運放電路和輸出電路； 所述運放電路與所述輸出電路並聯； 所述輸出電路中包括第三三極體Q3、第三電阻R3和第四電阻R4，所述第三電阻R3和第四電阻R4串聯後與所述第三三極體Q3的發射極連接； 其中，所述第三電阻R3和第四電阻R4的二次項溫度係數均為正值，且該第三電阻R3和第四電阻R4的一次溫度係數相反。
2.根據權利要求1所述的CMOS帶隙基準源電路，其特徵在於， 所述運放電路包括第一電晶體MPl、第二電晶體MP2、第一三極體Ql、第二三極體Q2、電阻Rl以及一運算放大器，所述輸出電路包括第三電晶體MP3、第三三極體Q3、第二電阻R2、第三電阻R3、第四電阻R4;所述第一電晶體MPl、第二電晶體MP2、第三電晶體MP3的源極均與電源電壓VDD相連，且第一電晶體MP1、第二電晶體MP2、第三電晶體MP3的漏極均與所述運算放大器AMP的輸出端相連，所述第一電晶體MP1、第二電晶體MP2、第三電晶體MP3均為PMOS電晶體；電晶體MPl的源極與所述的三極體Ql的發射極及運算放大器的正相輸入端相連接；所述第一三極體Q1、第二三極體Q2、第三三極體Q3的集電極均與接地端GND相連，且所述第一三極體Ql、第二三極體Q2、第三三極體Q3均為PNP三極體； 所述第三電阻R3與第三三極體Q3的發射極之間設置有一第二電阻R2 ； 所述第三電晶體MP3與第四電阻R4的連接節點提供有一輸出電壓Vout。
3.根據權利要求2所述的CMOS帶隙基準源電路，其特徵在於， 所述第一電晶體MPl的漏極連接第一三極體Ql的發射極以及運算放大器的正相輸入端; 第二電晶體MP2的漏極連接第一電阻Rl和運算放大器的負相輸入端，其中，電阻Rl連接第二三極體Q2的發射極。
4.根據權利要求1所述的CMOS帶隙基準源電路，其特徵在於，假設第三電阻R3的一次項係數為TCl (R3)，第四電阻R4的一次項係數為TCl (R4)，由於電阻R3和電阻R4的一次項係數相反，當 R4/R3=K 時，TCl (R3)+K*TC1 (R4) =0。
5.根據權利要求3所述的CMOS帶隙基準源電路，其特徵在於，假設第一三極體Ql的發射極面積為AE1，第二三極體Q2的發射極面積為AE2，第三三極體Q3的發射極面積為AE3 ； 所述第一三極體Ql的發射極面積等於第三三極體Q3的發射極面積，即AE1=AE3 ； 且三極體Q2的發射極面積為三極體Ql和三極體Q3發射極面積的倍數，即AE2=N*AE1=N*AE3，其中，N 為正整數。
6.根據權利要求3所述的CMOS帶隙基準源電路，其特徵在於，電晶體MPl的柵寬和柵長的比值等於電晶體MP2的柵寬和柵長的比值，假設第一電晶體MPl的柵長為LP1、柵寬為WPl ;第二電晶體MP2的柵長為LP2、柵寬為WP2，第三電晶體MP3的柵長為LP3、柵寬為WP3，即 WP1/LP1=WP2/LP2 ； 且第三電晶體MP3的柵寬和柵長的比值為電晶體第一MPl和電晶體MP2柵寬和柵長比值的倍數，即 WP3/LP3=M* (WP1/LP1) =M* (WP2/LP2)，其中，M 為正整數。
7.根據權利要求3所述的CMOS帶隙基準源電路，其特徵在於，第一電晶體MPl與第一三極體Ql之間的電流Il等於第二電晶體MP2與第二三極體Q2的電流，即11=12。
8.根據權利要求7所述的CMOS帶隙基準源電路，其特徵在於，第三電阻R3與第二電阻R2 之間的電流 I3=[ (WP3/LP3) / (WP2/LP2) ] *12。
9.根據權利要求3所述的CMOS帶隙基準源電路，其特徵在於，假設第三三極體Q3的結電壓為VBE ;輸出電壓為Vout ;熱電壓為Vt，則輸出電壓Vout=VBE+[(R2+R3+R4)/Rl]*ln(AE2/AE1)*[(WP3/LP3)/(WP2/LP2)]*Vt。
10.根據權利要求3所述的CMOS帶隙基準源電路，其特徵在於，所述第一電阻Rl和第二電阻R2為相同種類的電阻。
11.根據權利要求1所述的CMOS帶隙基準源電路，其特徵在於，所述運算放大器為的增益效果大於60dB。 ·
全文摘要
本發明涉及微電子學領域，具體涉及一種CMOS帶隙基準源電路，通過在傳統的CMOS帶隙基準源電路增設了兩個一次項係數相反同時二次項係數為正的電阻，可抵消三極體的發射結電壓的二次項負溫係數。使其在一次項抵消的同時，正二次項項係數和三極體結電壓負的二次項係數相抵消，從而使結電壓的溫度敏感度進一步降低，進而提高電路的穩定性。
文檔編號G05F1/567GK103246310SQ20131016602
公開日2013年8月14日 申請日期2013年5月7日 優先權日2013年5月7日
發明者王本豔, 張寧, 冒楊雷 申請人:上海華力微電子有限公司