形成晶格調諧的半導體襯底的製作方法

2023-06-07 18:45:26 1

專利名稱：形成晶格調諧的半導體襯底的製作方法
技術領域：
本發明涉及晶格調諧半導體襯底的製造，特別但並非絕對地涉及應力釋放(relaxed)SiGe「虛擬(virtual)襯底」的製造，該虛擬襯底適合於生長應變的矽或矽/鍺(SiGe)激活層和未應變的III-V半導體激活層，在這些激活層內可以構造如金屬氧化物半導體場效應電晶體(MOSFET)這樣的有源半導體器件。
背景技術：
現已公知，通過置於Si晶片和Si層之間的應力釋放SiGe緩衝層，在Si晶片上外延地生長應變的Si層，以在應變的Si層內構造如MOSFET這樣的半導體器件，以便提高半導體器件的性能。提供所述緩衝層以便相對於下層Si襯底的晶格間距來說增加晶格間距，該緩衝層通常被稱為虛擬襯底。
現已公知，在矽襯底上外延地生長矽和鍺(SiGe)合金以形成緩衝層。由於SiGe的晶格間距大於Si通常的晶格間距，如果緩衝層允許應力釋放，通過提供這種緩衝層使晶格間距獲得了所希望的增加。
應力釋放緩衝層為了減輕應變，不可避免地會引起在緩衝層中產生位錯。這些位錯通常從下層的表面開始形成半環，該半環在應變的界面擴展形成長位錯。然而，如此延伸而穿過了緩衝層深度的螺旋位錯的產生對襯底的質量是有害的，這種位錯將產生不平整的表面並且導致在有源半導體器件內的電子散射。而且，由於許多位錯需要減輕SiGe層中的應變，這種位錯不可避免地相互影響，引起螺旋位錯的銷栓。此外為了進一步的應力釋放，需要更多的位錯，這將導致更高密度的螺旋位錯。
如在專利US5442205、US5221413、WO98/00857和JP6-252046中所公開的製造這種緩衝層的已知技術，引起層中的Ge成分線性地緩變，以便使應變的界面能夠分散在緩變區域內。這意味著這種形式的位錯也將分散在緩變區域內，因此不太容易相互作用。然而，這種技術存在以下問題位錯的主要源是多種機制，其中許多位錯產生自相同的源，這導致通常在相同的原子滑動面上，位錯聚集成組。來自這些位錯組的應變場使虛擬襯底表面具有大的波動，這即對虛擬襯底的質量很有害又更容易招致螺旋位錯。
US2002/0017642A1介紹了一項技術，在該技術中緩衝層由多個包括有緩變SiGe層的交替疊層結構構成，緩變SiGe層中所具有的Ge組分率從其所形成於其上的材料的Ge組分率逐漸增加到一個增加後的級別，位於緩變SiGe層頂部上的均勻SiGe層即具有增加後級別的Ge組分率，該增加後級別的Ge組分率始終在層中保持足夠的恆定。這種的交替緩變和均勻SiGe層的提供，使緩衝層中Ge組分率階梯狀變化，進而使位錯在界面的橫向擴散變得更容易，因此不太可能發生螺旋位錯，從而易於提供更小的表面粗糙度。然而，該技術為了得到滿意的性能，需要提供較厚、精細地緩變的交替層，但即使這樣由於螺旋位錯的堆積仍然會使性能降低。

發明內容
本發明的目的是提供一種形成晶格調諧半導體襯底的方法，相對於已知的技術通過降低螺旋位錯的密度增強了性能。
基於本發明提供了一種形成晶格調諧半導體襯底的方法，包括(a)在Si晶片表面上外延地生長第一緩變SiGe層，第一緩變SiGe層具有的Ge組分率在層中由最小值增加到第一級；(b)在第一緩變SiGe層的頂部上外延生長第一均勻SiGe層，第一均勻SiGe層具有的Ge組分率在層中始終充分地保持在所述第一級；(c)第一緩變SiGe層退火至少至升高後的溫度，以便充分完全地解除SiGe層中的應變；以及(d)在第一均勻SiGe層頂部上外延生長第二緩變SiGe層，第二緩變SiGe層具有的Ge組分率在層中由所述第一級增加到大於第一級的第二級。
這種技術能夠製備具有每平方釐米小於106位錯的高質量的SiGe虛擬襯底，這一效果是由於退火步驟應力釋放了至少一系列交替的緩變和均勻SiGe層的下層(應變的解除是由於在不同晶格間距下面的Si層上緩變SiGe層生長的結果)。這種應力釋放進而趨於限制了相同的原子平面上位錯的聚積程度，特別是趨於避免位錯和螺旋位錯的產生之間的相互作用，其中螺旋位錯的發生是隨著交替的緩變和均勻SiGe層彼此被相互堆積在另一個之上。由此對於給定的最終Ge組分，更薄的虛擬襯底可以被製備出來，並且螺旋位錯密度和表面起伏顯著地減少。這樣可得到更優異而且功率更容易耗散的虛擬襯底。虛擬襯底的表面粗糙度的降低使以後的進一步處理更加簡化，這是由於表面拋光的工作可以減少或省略，由表面不平整造成的清晰度(definition)損耗可以減小。
所述退火步驟可以在生長最下部的緩變層或在生長最下部的緩變和均勻層之後進行，或者在生長每個緩變層或在生長每對緩變和均勻層之後進行，並且在350到1200℃範圍內的升高後的溫度下進行退火步驟，在350到1000℃範圍內的溫度下進行每個外延地生長步驟。
所述外延地生長步驟可以通過分子束外延(MBE)或通過化學汽相澱積(CVD)進行。


為了更徹底理解本發明，可參考附圖，其中圖1示出了在形成應變Si襯底的現有技術中使用的緩衝層中位錯堆積效應的說明示意圖；圖2示出了本發明方法中提供的交替的緩變和均勻SiGe層上Ge比率變化，以及在該方法中使用的典型生長和退火溫度的曲線；以及圖3示出了在圖2的方法中產生位錯的說明示意圖。
具體實施例方式
下面的說明主要涉及在下面的Si襯底上，通過在兩者之間插入SiGe緩衝層，形成虛擬晶格調諧Si襯底。然而應該理解本發明也適用於製備其它類型的晶格調諧半導體襯底，包括在允許III-V與矽結合的終止於完全應力釋放的Ge處的襯底。根據本發明還可以在外延生長工藝中引入一個或多個表面活性劑，例如銻，以便通過減小表面能量製備更光滑的虛擬襯底表面和更低密度的螺旋位錯。
圖1示出了利用現有技術產生的虛擬Si襯底10的結構，其中緩變的SiGe緩衝層12介於下面的Si襯底14和恆定組分SiGe層16之間。此種情況下，經常通過化學汽相澱積(CVD)在襯底14的表面上外延生長SiGe緩衝層12，在澱積工藝期間汽相的Ge比率x增加，以便緩衝層12上Ge的組分率由與襯底14界面處基本上為零的數值逐漸線性地增加到恆定組分SiGe層16界面處的需要值(例如50％)。恆定組分的SiGe層16提供了在其上可以隨後生長用於構造需要的半導體器件的應變Si層或任何其它所需層的表面。這種貫串層中整個深度上Ge組分率的緩變導致澱積期間形成的位錯分散在緩變區域上，因此相對於在濃度密集的區域中形成位錯的情況，不容易相互影響。
然而，在涉及的低應變處，存在出自相同的源產生多個種位錯的趨勢，結果在共同的原子滑動面20上產生了多組位錯18，來自這些組位錯的應變場可以導致延伸於緩衝層12的整個深度上的螺旋位錯和大的表面波動22。
為了減少由上述技術引起的堆積位錯的程度，本發明方法在Si襯底34和恆定組分SiGe層36之間提供了緩衝層32，包括交替緩變SiGe層38和均勻SiGe層40，如圖3中所示。在澱積每個緩變的SiGe層38期間，Ge的比率x由對應於前一層的Ge組分率的值線性增加到對應於下一層的Ge組分率的值。而且，每個均勻SiGe層40澱積期間，Ge比率x保持不變，因此在緩衝層的整個深度，Ge比率x以臺階形方式改變，如圖2中的曲線所示。
在每對緩變和均勻SiGe層38和40澱積之後，停止提供Si和Ge，在比已完成的各層澱積溫度都高的升高後溫度下對晶片進行退火。這在圖2中曲線的上部中被示出，右邊的刻度表示本方法中使用的生長和退火溫度。圖中可以看出在700℃的溫度下澱積初始緩變和均勻SiGe層，隨後在900℃的溫度下進行退火步驟。在接著的更低溫度下澱積緩變和均勻的SiGe層，之後是接著的更低溫度的退火步驟。
在該技術中，通過圖3中42所示的位錯堆積，允許每個緩變SiGe層應力釋放，但是均勻SiGe層40防止了位錯堆積延伸到緩變SiGe層38之外。而且，在原處進行的每個隨後的退火步驟確保了先前施加的緩變和均勻SiGe層38和40完全應力釋放，並且無論這些層的相對厚度是多少。因此，每次退火步驟之後，緩變和均勻SiGe層38和40的生長可以隨後進行，不受以前層多種的位錯機制影響。因此在連續的各層對38和40內基本上獨立地產生位錯，位錯相對較均勻地分布，並且這種位錯僅產生小面積的波動40。而且，螺旋位錯的密度顯著降低，因此通過減少可能導致有源器件中電子散射和電子移動速度降低的原子晶格的斷裂現象，增強了虛擬襯底的性能。
應該指出通過本發明上述技術製備的具有更優性能的虛擬襯底，可以通過使用較薄通常為200nm厚度的緩變和均勻SiGe層獲得。隨著Ge組分率的增加，生長溫度和退火溫度降低，由此維持了2D生長並降低了表面粗糙度。
實例為了說明，下面詳細介紹本發明方法的一個例子。應該理解本發明並不限於以下所給參數的特定組合。
為了在(001)晶向4英寸(約10釐米)的Si襯底上製造具有50％Ge比率的虛擬SiGe襯底，使用了VG半導體V90固體源分子束外延系統(SS-MBE)，這種系統的生長速率通常為每秒0.5-1.0(雖然每秒0.1-10的生長速率也是可以實現的)。首先在改性的RCA腐蝕劑中清洗襯底，之後用2％的氫氟化物浸泡，並在890℃下原處解除吸附20分鐘。利用Si源，隨著生長溫度由860℃降低到700℃，在襯底上外延地生長100nm的Si層，在200nm的緩變SiGe層生長期間，附加有組分率由0％線性增加到10％的Ge源。通過Ge組分率保持在10％，在緩變SiGe層頂部上生長200nm均勻SiGe層。通過關閉源，則SiGe終止生長，並將襯底溫度升高到910℃保持30分鐘，以進行各層的退火。
該退火步驟之後，溫度降低到700℃，利用SiGe源重新開始外延地生長以產生200nm的線性緩變SiGe層，隨著溫度由700℃線性降低到650℃，該SiGe層在其厚度範圍內具有的Ge組分率由10％變化為20％。隨後在650℃的恆定溫度下生長200nm厚度具有20％的Ge組分率的另一均勻SiGe層。再次終止生長，並在860℃的溫度下進行30分鐘的另一退火步驟。
這種降低溫度的同時在緩變SiGe層中線性地緩變Ge，在恆定的溫度下提供均勻SiGe層，隨後30分鐘原處的退火步驟的工序被多次重複直到達到50％的Ge組分率。下面的表中總結了圖2中曲線所示完整方法的各個步驟。應該可以看出該方法包括有澱積五個分離的緩變SiGe層以及五個分離的均勻SiGe層，隨後五個分別的退火步驟以製備50％的SiGe襯底。
具體的生長技術規格生長所使用的設備是VG半導體V90固體源分子束外延系統(SS-MBE)。該系統中的生長速率通常為每秒0.5-1.0埃，儘管也可以實現0.1-10埃。
首先在改性的RCA腐蝕劑中清洗(001)晶向的4」矽襯底，之後用2％HF浸泡，在890℃下原處解除吸附20分鐘(對於矽晶片這是相當典型的清潔工序)。溫度降低的同時生長100nm的Si，以便可以無中斷地開始生長虛擬襯底。一旦溫度達到700℃，鍺比率在整個的200nm上線性增加到10％。然後生長具有10％恆定組分的200nm層。隨著襯底溫度升高到910℃保持30分鐘，SiGe的生長終止。退火之後，溫度回降到700℃的生長溫度。生長重新開始，並且隨著溫度由700℃線性降低到650℃，在整個200nm內生長從1 0％到20％線性緩變的組分。在650℃的恆定生長溫度下，整個200nm內生長20％Ge的下一層。再次終止生長，溫度增加到860℃下退火30分鐘。這種降低溫度的同時線性地緩變Ge，在恆定的溫度下生長均勻組分層，之後接30分鐘的原處退火步驟的工序多次重複直到達到50％的Ge組分率。在表1中以及下面的圖中總結了這些技術規格。

表1在上述例子中，每個緩變和均勻SiGe層均具有僅約200nm的厚度，得到的緩衝層總厚度僅約2μm。其優勢既是由於製備較薄的層更經濟，更主要的是由於假定SiGe與Si相比不是良好的導熱體的情況下，優化了生長於虛擬襯底頂部上的器件層和下面Si襯底之間的熱耦合。提供較薄的虛擬襯底的另一優勢在於虛擬襯底僅覆蓋了晶片的選擇部分，在結合有虛擬襯底的區域與晶片上其它區域之間，只需提供使處理更加簡單的，如敷金屬操作等的較小的步驟。這表明與現有的虛擬襯底相比有顯著的提高。
應該理解在本發明的範圍內上述方法可以有多種變化。例如，可以改變SiGe層的厚度，由此則層越薄則更多地來自於下面的Si襯底，優選使每對緩變和均勻層都比其以前的層對薄。同樣所有或部分層的厚度可以大於或小於200nm，例如在50-1000nm的範圍內，優選在150-250nm的範圍內。緩變和均勻SiGe層的數量可以改變，例如可以在4到15個層對的範圍內，各層內的緩變也可以在整個Ge組分範圍內。均勻和緩變層的組分也可以改變，例如通過加入一種或多種表面活性物質，例如銻或原子氫，以便降低表面粗糙度，和/或以線性地提供方式以外的其它提供最初和最終組分率的方式，改變緩變層中Ge的組分率。而且，可以在生長部分或所有緩變層之前先生長含有高密度點缺陷的薄層，以便促進應力釋放。可以通過在例如100到400℃低溫下的外延地生長，或者通過在生長緩變層之前的離子注入來製備這種層。
也可以使用其它不同的外延生長工藝，例如氣體源MBE工藝或CVD工藝的任何變形(例如，低壓、等離子體增強的CVD、常壓CVD和超高壓CVD)。如果使用低壓CVD，那麼優選在每個退火步驟期間維持氫氣氛。也可以在方法中限制提供退火步驟的次數，例如，在生長第一緩變和均勻SiGe層之後提供僅一次退火步驟，或者在生長低層的SiGe層之後提供兩次或多次退火步驟。這些退火步驟有助於在更容易於發生位錯間相互作用的低層中，使位錯成核，這在高層中可能不需要。提供有多個退火步驟的情況中，相對於之前的退火步驟，在隨後的步驟中退火時間將減少。而且，虛擬襯底可以外延地生長在成圖案的矽晶片上或者具有成圖案的氧化層的晶片上，從而生長僅發生在選擇的區域中。因此舉例來說，這種構造技術可以用於在需要增強電路功能的晶片的一個或多個選定區域中製備虛擬襯底(對於系統集成晶片可能需要)。
本發明的方法可以廣泛地適用，包括提供用於生長應變或應力釋放的Si、Ge或SiGe層的虛擬襯底，用於製造如雙極結型電晶體(BJT)、場效應電晶體(FET)和諧振遂道二極體(RTD)的器件，以及用於CMOS技術高速數字接口的III-V半導體層，以及光電應用，包括發光二極體(LED)和半導體雷射器。
權利要求
1.一種形成晶格調諧的半導體襯底的方法，包括(a)在Si晶片表面上外延地生長第一緩變SiGe層，該第一緩變SiGe層的Ge組分率在層中由最小值增加到第一級；(b)在第一緩變SiGe層的頂部上外延地生長第一均勻SiGe層，第一均勻SiGe層的Ge組分率在層中恆定不變地處在所述第一級上；(c)在升高後的溫度下對至少第一緩變SiGe層進行退火，以便完全減輕SiGe層中的應變；以及(d)在第一均勻SiGe層的頂部上外延地生長第二緩變SiGe層，第二緩變SiGe層具有的Ge組分率在層中由所述第一級增加到大於所述第一級的第二級。
2.根據權利要求1所述的方法，其中所述退火步驟(c)在生長第一均勻SiGe層之後和生長第二緩變SiGe層之前進行。
3.根據權利要求1或2所述的方法，進一步包括在第二緩變SiGe層頂部上外延地生長第二均勻SiGe層，第二均勻SiGe層具有的Ge組分率在層中恆定不變地處在所述第二級上。
4.根據權利要求3所述的方法，進一步包括另一緩變和均勻SiGe層外延地生長在第一和第二SiGe層的頂部上，另一緩變和均勻SiGe層具有的Ge組分率在該或每個緩變SiGe層中從前一均勻SiGe層的級別增加到增加後級別。
5.根據權利要求3或4所述的方法，其中在所述第二和另一均勻SiGe層中的至少一個外延生長之後，執行與步驟(c)的退火步驟類似的升高後溫度下的另一退火步驟。
6.根據權利要求4或5所述的方法，其中每個所述的外延生長步驟在350到1000℃範圍的溫度下進行。
7.根據以上任何一項權利要求所述的方法，其中所述在升高後溫度下進行的該或每個退火步驟是在500到1200℃的範圍內進行的。
8.根據以上權利要求1到7的任何一個權利要求所述的方法，其中通過分子束外延(MBE)進行所述外延生長步驟。
9.根據以上權利要求1到7的任何一個權利要求所述的方法，其中通過化學汽相澱積(CVD)進行所述外延地生長步驟。
10.根據以上任何一個權利要求所述的方法，其中通過添加一個或多個表面活性物質降低了至少一些緩變和均勻SiGe層的表面粗糙度。
11.根據以上任何一個權利要求所述的方法，其中剛好在生長至少一個所述緩變SiGe層之前生長含有高密度點缺陷的薄層。
12.根據以上任何一個權利要求所述的方法，進一步包括在緩變和均勻SiGe層的頂部上生長在其中形成有一個或多個半導體器件的應變Si層的步驟。
13.一種根據以上任何一個權利要求所述的方法形成的晶格調諧半導體襯底。
14.根據權利要求13所述的晶格調諧的半導體襯底，結合了在其中形成有一個或多個半導體器件的應變Si層。
全文摘要
為減少虛擬襯底中的位錯堆積，在下面的矽襯底34和最上部的恆定組分SiGe層36之間提供緩衝層32，包括交替的緩變SiGe層38和均勻SiGe層40。每個緩變SiGe層38澱積期間，Ge比率x從對應於前一層的Ge組分率值線性增加到對應於下一層的Ge組分率值。每個均勻SiGe層40澱積期間，Ge比率x保持不變，由此在緩衝層的整個深度，Ge比率x以臺階形方式改變。每對緩變和均勻SiGe層38和40澱積之後停止提供Si和Ge，在比各層澱積溫度高的升高後溫度下退火晶片。通過堆積位錯，允許每個緩變SiGe層應力釋放，但均勻SiGe層40阻止了位錯堆積延伸到緩變SiGe層38之外。在原處進行每個隨後的退火步驟確保了以前施加的緩變和均勻SiGe層38和40的完全應力釋放，而無論這些層的相對厚度是多少。由此在連續的各層對38和40內基本上獨立地產生了位錯，位錯較均勻地分布，由於這種位錯僅產生小面積的波動40。而且，螺旋位錯的密度顯著降低，因此通過減少導致有源器件中電子散射並降低電子移動速度的原子晶格，增強了有效襯底的性能。
文檔編號H01L21/205GK1656603SQ03812284
公開日2005年8月17日 申請日期2003年5月30日 優先權日2002年5月31日
發明者亞當·丹尼爾·開普維爾, 蒂莫西·約翰·格拉斯彼, 埃文·休伯特·克雷斯威爾·帕克, 特倫斯·霍爾 申請人:華威大學