在低－k電介質上形成具有消反射特性的蓋層的方法
2023-06-08 05:51:56 4
專利名稱：在低－k電介質上形成具有消反射特性的蓋層的方法
技術領域：
本發明一般涉及集成電路的形成，特別是涉及形成包括有嵌入到低介電常數介電材料中的金屬的金屬化層以增強裝置性能。
背景技術：
在現代集成電路中，諸如場效應電晶體溝道長度的最小特徵尺寸已達深亞微米的範圍，由此穩步提高了這些電路在速度和能耗方面的性能。隨著單個電路元件的尺寸明顯減小，由此改善諸如電晶體元件的開關速度(switching speed)，電連接單個電路元件的互連線的可用面積也減少。因此，必需減小這些互連線的尺寸以彌補可用面積的減少和每片晶片上電路元件數目的增加。在最小尺寸約為0.35μm的集成電路中，裝置性能的一個限制因素是電晶體元件的開關速度所造成的信號傳輸延遲。由於這些電晶體元件的溝道長度現已達到0.18μm及以下，故信號傳輸延遲不再由場效應電晶體決定，而由於電路封裝密度增加，受限於互連線的極其接近，因為線對線電容增加並且因線路橫截面積減小而導致其電導率降低。如果不引入形成金屬化層的新型材料，將不易彌補由於線對線電容的增加和線路電阻的增大而增大的寄生RC時間常數。
傳統上，金屬化層由介電層堆疊形成，包括諸如二氧化矽和/或氮化矽並以鋁作為典型的金屬。由於鋁在較高電流密度時具有明顯的電遷移現象，因此被具有明顯較低電阻、較高熱導率和較高抗電遷移性的銅所取代。雖然將銅做為金屬化金屬可明顯改善裝置的特性，但對於特徵尺寸為0.13μm及以下的裝置而言，成熟和熟知的介電材料，二氧化矽(k≈4.2)和氮化矽(k＞5)，不得不被所謂的低-k介電材料所取代以有效地降低互連線的信號傳輸延遲。然而，從熟知和成熟的鋁/二氧化矽金屬化層到低-k電介質/銅金屬化層的轉變仍有許多要解決的問題。
例如，諸如化學氣相沉積的成熟沉積方法無法有效地沉積較大量的銅。此外，銅無法通過各向異性蝕刻過程有效地形成圖形，因此採用所謂的鑲嵌技術(damascene technique)來形成含銅的金屬化層。一般地，在鑲嵌技術中，先沉積介電層然後再形成溝槽和通孔圖形，隨後用諸如電鍍法(electroplating)或化學鍍法(electroless plating)的電鍍方法(plating methods)將銅填充到溝槽和通孔中。為了可靠地填充溝槽和通孔，需要一定數量的「過度填充(overfill)」並需要隨後去除過量的銅。化學機械拋光法(CMP)已被證明是一種去除過量的銅並由此又平坦化金屬化層表面的可行過程技術，儘管在不過度影響下面材料層的情況下以足夠高的去除速率從基片表面去除一種或多種材料是一項相當複雜的任務。
當用低-k介電材料取代熟知的二氧化矽時情況將變得更為複雜，因為低-k介電材料的性能，特別當涉及到機械穩定性時，通常明顯地有別於二氧化矽的性能。由於銅極易在多種介電材料內擴散，所以在沉積銅之前通常提供一個或多個阻擋層(barrier layers)，並且這些阻擋層必須和銅一起去除以提供電絕緣的互連線和通孔。諸如鉭和氮化鉭的典型阻擋材料具有顯著高於銅的硬度，所以至少在CMP過程的最後步驟，要選擇各個過程參數以得到足夠高的去除率，由此卻損害了下面的軟低-k介電材料。由於需要一定程度的過度拋光以使單個溝槽和導線之間可靠地相互絕緣，所以低-k介電層和銅可能發生明顯的拋光，尤其當去除速率沿基片表面變化時。最終的溝槽和通孔由於其橫截面積的變動而呈現出不理想的電阻變化，因而需要設定相應較寬的加工限度(process margins)。
將低-k介電層形成圖形的進一步問題涉及光刻技術，因為尤其是鑲嵌技術需要在可能包括高反射銅區域的低-k介電材料上形成準確定位的溝槽和通孔。因此，通常在低-k介電材料上形成消反射塗層(anti-reflective coating，ARC)以將進入ARC層上的光刻膠層中的光的背反射減至最少。
參照圖1a-1c，現在說明將低-k介電材料形成圖形的典型常規過程技術。在圖1 a中，半導體結構100包含基片101，該基片101包括具有多個窄金屬區域103和一個寬金屬區域104的第一介電層102。基片101可包括多個電路元件(未顯示)，其一部分或全部可能被電連接至金屬區域103和104中的一個或多個。金屬區域可包含任何適當的材料，諸如鋁、銅、鉭、鈦、鎢等。第一介電層102可包含任何適當的絕緣材料，並且在複雜的集成電路中，第一介電層102可包含低-k介電材料。在第一介電層102和金屬區域103、104上形成蝕刻終止層105，接著形成基本上包含低-k介電材料的第二介電層106，在第二介電層106中將形成高導電的互連線和通孔。適當的低-k材料可包括含氫的碳氧化矽(SiCOH)或其它含矽的材料，諸如SiLK。其它適合的低-k材料有MSQ、HSQ等。消反射塗層107位於第二介電層106上，並在消反射塗層107上形成抗蝕劑掩模108。抗蝕劑掩模108包含開口109和110，其尺寸基本上相當於將要形成在第二介電層106中的線路和通孔的尺寸。
形成圖1a所示的半導體結構100的典型過程可包括下列的步驟。在基片101上形成第一介電層102並在其中形成金屬區域103、104之後，其中第一介電層102和金屬區域103、104的形成可包含與後面將描述的基本上相同的過程步驟，再通過例如化學氣相沉積來形成蝕刻終止層105。通常，蝕刻終止層105由低-k材料形成以便不會過度損害最終形成的絕緣層的整體特性。適當的材料有碳化矽和摻氮的碳化矽。對於低精確度的應用，蝕刻終止層105可包含氮化矽和具有相對較高k的其它介電材料。其後，依賴於所使用的低-k材料的類型，利用先進的沉積方法或旋塗技術形成第二介電層106。不論以何種方法形成第二介電層106，其機械性能一般顯著不同於諸如二氧化矽的常規介電材料。在形成低-k介電層106之後形成消反射塗層107，其中調節其光學特性以便在其後的光刻步驟中將對特定波長的背反射減至最少。例如，消反射塗層107可包含富矽的氮氧化物，可通過控制在沉積過程中進入層膜107中的矽含量來調節其光學特性，通過在層膜107的沉積過程中提供特定比例的前體氣體(precursor gases)以達到特定的折射率和消光係數(extinction coefficient)。另外控制層膜107的厚度以使其光學特性最終符合下面的材料層和用於形成抗蝕劑掩模108的光刻膠。在高反射的金屬區域103、104之上形成溝槽和通孔時，對消反射塗層107的適當改進尤為重要。接著，在消反射塗層107上形成一層光刻膠，其中選擇光刻膠的厚度和成分以符合用於曝光光刻膠和下面的消反射塗層107的波長。曝光之後，顯影光刻膠以形成包含開口109和110的抗蝕劑掩模108。
圖1b示意了在進一步製造階段中的半導體結構100。在金屬區域103和104之上的蝕刻終止層105、第二介電層106和消反射塗層107內分別形成開口113和114。在消反射塗層107上和開口113和114內形成例如包含鉭和/或氮化鉭的阻擋層111。並且，用銅112填充開口113和114，其中在開口113和114的外部也提供過量的銅。
從圖1a的構造開始，進行各向異性蝕刻過程以形成在消反射塗層107、低-k介電層106和蝕刻終止層105內的開口113、114。由於這些層膜極其不同的特性，因此可選擇不同的蝕刻參數以最終得到開口113、114。特別地，蝕刻終止層105具有比低-k介電層106明顯較低的蝕刻速率以使蝕刻過程可靠地終止於蝕刻終止層105之上和其中，然後通過不同的蝕刻過程來蝕刻該蝕刻終止層105。在進行一次或多次清洗步驟之後，例如清洗區域103、104暴露的金屬表面，通過先進的濺射沉積技術來沉積阻擋層111，其中依據層膜106的材料類型和填充入開口113、114內的金屬來選擇阻擋層111的適當成分。在以銅作為填充金屬的矽基的層膜106中，常常使用鉭/氮化鉭雙層作為阻擋層111。其後，當使用銅作為金屬時，將銅種子層(seed layer)(未顯示)濺射沉積於阻擋層111上，然後通過電化學技術沉積體銅(bulk copper)。
圖1c示意了具有完整的金屬化層120的半導體結構100，該完整的金屬化層120包含低-k介電層106和用銅填充的溝槽113、114。如前所述，圖1b所示的層膜112的過量的銅是通過CMP去除的，其中通常進行多步驟過程以有效地去除過量的銅並將結構100的表面平坦化。在去除過量的銅的過程中，位於溝槽113和114之外的阻擋層111也被去除掉，以將相鄰的溝槽相互電絕緣。另外，通常具有相對較高k值的消反射塗層107被去除掉，以便不過度損害金屬化層120的低-k特性。在去除阻擋層111和消反射塗層107的過程中，可能也會去除一定量的層膜106的介電材料和溝槽113、114中的銅，其中過度拋光的程度依賴於結構的類型、其在基片表面上的位置，因為去除率可能沿基片直徑而變化等。在圖1c中，在間隔相對較近的溝槽113處的去除率可能高於隔離溝槽114附近的基片位置處的去除率。由於低-k介電層106的機械穩定性降低，可能會因侵蝕(erosion)而產生層膜厚度的顯著變化，如121所示，而最終導致溝槽113的線電阻的相應變化。如前所述，不完全去除消反射塗層107並不是好的選擇，因為相對較高的k值會造成寄生RC時間常數在去除消反射塗層107最少的區域的明顯變化。
因此建議在消反射塗層107形成之前先提供一層特殊的蓋層(caplayer)，可以在CMP過程中保護下面的低-k介電層。然而，相應形成額外的蓋層和消反射塗層增加了額外的複雜性和成本。
鑑於上述已確定的問題，因此需要一種將低-k介電材料形成圖形的改進技術。
發明內容
本發明一般涉及一種形成蓋層的方法，該蓋層在化學機械拋光中充分保護低-k介電層，並且還允許在一個沉積室內調節其光學特性而不過度增加沉積過程的複雜性。
根據本發明的一個示意性實施例，一種方法包括通過在低-k介電層上形成二氧化矽層而在包含低-k介電材料的介電層上形成多層堆疊。此外，在形成二氧化矽層的過程中形成富矽的氮氧化物層，由此調節多層堆疊的至少一種光學特性以減少來自低-k介電層的背反射。
根據本發明的另一個示意性實施例，在低-k介電材料內形成金屬區域的一種方法包括在等離子環境下在包含低-k介電材料的層膜上沉積二氧化矽基的多層膜。通過光刻形成凹槽部分(recessed portion)，其中多層膜可減少背反射。然後用金屬填充凹槽部分。最後，利用化學機械拋光去除過量的金屬和多層膜的一部分。
通過參照下面的說明和附圖可了解本發明，其中相同的參考數字代表相同的組件，以及其中圖1a-1c示意了包含低-k介電層的半導體結構的橫截面圖，根據常規的工藝流程將該低-k介電層形成圖形；圖2a-2c示意了根據本發明的示意性實施例將包含低-k介電材料的介電層形成圖形期間的橫截面圖；以及圖3示意了一種用於等離子增強化學氣相沉積(PECVD)的沉積工具，該沉積工具適於形成如圖2a-2c所示的多蓋層。
雖然本發明易受到許多不同的變更和其它形式的影響，但是其特定的實施例已在圖中示例顯示並在此給予了詳細說明。然而，應了解的是，此處對特定實施例的說明並不是要限制本發明於所公開的特定形式，相反，本發明意在涵括由隨附的權利要求所界定的在本發明精神和範圍之內的所有變更、等效及選擇。
具體實施例方式
下面說明本發明的示意性實施例。為了清楚起見，本說明書並未將實際實施本發明的所有特徵都作了說明。當然，應當了解，在開發任何此種實際的實施例時，必須做出許多與實施相關的決定以達到開發者的特定目標，諸如符合與系統相關和與商業相關的限制條件，而這些限制條件會隨著實施的不同而有所變化。此外，應當了解，這種開發工作可能是複雜而又耗時的，然而，對從本發明的公開中獲益的本領域的普通技術人員而言，不過是一種常規的工作。
現在參照附圖來說明本發明。雖然圖中的半導體裝置的不同區域和結構具有非常準確、明顯的外形與輪廓，但是本領域的技術人員知道，實際上，這些區域和結構並不象圖中所示的那麼準確。此外，相比於所製造的裝置上的那些特徵或區域的尺寸，圖中所畫出的種種特徵和摻雜區的相對尺寸可能會被誇大或縮小。因此，附圖只是用以說明與解釋本發明的示意性實施例。應以相關領域的技術人員所認定的意義來理解和解釋本文中的詞彙與措詞。本文前後一致使用的術語和措詞並非暗示該術語或措詞的特別的定義，也就是與本領域的技術人員理解的普通慣用的含義所不同的定義。如果一個術語或措詞具有特別的含義，也就是不同於技術人員所理解的含義時，本說明書將會以定義的方式來清楚地闡明這樣一個特別的定義，直接且明確地提供該術語或措詞的特別的定義。
現在參考圖2a-2c及圖3說明本發明的示意性實施例。在圖2a中，半導體結構200包括含有介電層202的基片201，該介電層202包含介電材料，諸如二氧化矽、氮化矽等的標準材料或低-k介電材料。介電層202可包括其上將形成溝槽或通孔的金屬區域203。如前參考圖1a-1c所述，基片201可包含多個電路元件，其一個或多個可能被電連接至金屬區域203。在介電層202和金屬區域203上形成蝕刻終止層205，其中蝕刻終止層205可包含任何適當的材料，該適當的材料相對於基本上包含低-k介電材料的上面的介電層206具有高蝕刻選擇性。用於介電層206的適當材料包括含氫的碳氧化矽(SiCOH)、多孔的SiCOH、SiLK、多孔的SiLK、HSQ、MSQ等。在介電層206上形成多層堆疊230，其中，在一個實施例中，多層堆疊230包括基本上包含二氧化矽的第一層膜231、基本上包含富矽的氮氧化物的第二層膜232和具有明顯較少量氮原子的保護層233。多層堆疊230由於其中含有的二氧化矽以及下面將要說明的形成順序也被稱為二氧化矽基的層膜。
多層堆疊230的第一層膜、第二層膜和保護層231、232和233具有各自的厚度234、235和236。多層堆疊230的光學特性取決於各層膜各自的厚度和成分。特別地，可通過相應選擇其中的矽含量和氮含量來調節第二層膜232的光學特性，諸如折射率和消光係數。其中形成有開口210的光刻膠掩模208形成在多層堆疊230之上。開口210的尺寸基本上相當於將要形成在低-k介電層206內的溝槽或通孔的尺寸。
參考圖2a以及圖3，現在說明根據示意性實施例形成半導體結構200的工藝流程。依賴於所考慮的金屬化層的類型，介電層202和金屬區域203可依據熟知和成熟的技術來形成。例如，若介電層202和金屬區域203代表與諸如電晶體的下面電路元件的接觸部分，那麼形成順序可包括諸如沉積二氧化矽和做為接觸金屬的鎢以獲得層膜202和金屬區域203的過程步驟。若介電層202代表低-k介電層，那麼相應的過程步驟可包括下面談到介電層206的形成和形成圖形時將說明的類似過程。其次，可通過例如等離子增強化學氣相沉積(PECVD)從適當的前體氣體(precursor gases)來沉積蝕刻終止層205。
圖3以簡化的方式示意了PECVD工具300。沉積工具300包括處理室301，該處理室301包含連接到諸如RF發生器的電源303的等離子激發裝置302。前體氣體源304通過可控的閥組件305與處理室301相連。出口306與合適的裝置(未顯示)相連，配置該合適的裝置以從處理室301中去除氣體和副產品並維持處理室301內所需的壓力。此外，沉積工具300包括基片架307，用於接收和支撐諸如圖2a所示的基片201的基片。基片架307可包括可控的加熱器308以將基片201的溫度維持在特定的範圍內。
在將基片201安裝在基片架307之後，通過激活RF發生器303並給處理室301供應適當的前體氣體和載氣來在處理室301內建立等離子環境。若蝕刻終止層205基本上包含碳化矽和/或氮化的碳化矽層，那麼可提供諸如3MS(三甲基矽烷)和氨的各自的前體氣體。
接著，從適當的前體氣體形成低-k介電層206，例如通過PECVD，因而利用如圖3所示的沉積工具。例如，矽基的低-k介電材料可依據熟知的處理配方利用3MS來沉積。在其它的實施例中，可通過旋塗技術形成介電層206，從而形成例如MSQ層或HSQ層(hydrogensisquioxane，氫矽倍半氧烷)。應注意本發明並不限於低-k材料的類型並且可使用任何類型的低-k材料，而與介電層206的製造方法無關。接著，可將基片201置於諸如工具300的沉積工具內，或當通過PECVD沉積了低-k介電層206後將其保存在處理室301內。在一個特殊的實施例中，從矽烷和氧化氮(N2O)形成基本上包含二氧化矽的第一層膜231。在沉積二氧化矽的過程中，處理室301內的壓力可維持在約2-4託的範圍內，並且矽烷∶氧化氮的比例約在1/45∶1/55的範圍內。因而，氧化氮的流速可調整至約3500-4500sccm，矽烷的流速可調整至約60-100sccm。供應到等離子激發裝置302的RF電能可維持在約150-450瓦的範圍內，其中基片201的溫度維持在約350-450℃的範圍內。在上述特定參數的範圍內，可獲得約為2.5-4nm/秒的沉積率，下文中也稱之為低沉積率過程。由於事先可得知足夠準確的沉積率，例如通過進行一次或多次的試運行，所以可通過調整沉積時間來控制層膜231的厚度234。在其它的實施例中，可利用適當測量工具(未顯示)進行的原位測量來控制厚度234，諸如光耦合到處理室301的橢偏儀(ellipsometer)。
在進一步的示意性實施例中，稱之為高沉積率過程，可通過下列的過程參數來獲得較高的沉積率。矽烷的流速被調整至約100-400sccm，矽烷氧化氮(N2O)的比例約在1/10至1/20的範圍，而其餘的參數可調整至上述低沉積率過程中所指定的值。用這種參數設定可獲得約10-30nm/秒的沉積率。
在形成第二層膜232之前，可進行抽吸步驟以去除先前沉積過程的殘留氣體和副產品。因此，壓力調整到約4-8託的範圍，同時以約7000-9000sccm的流速供應氮氣作為載氣。此外，矽烷/氧化氮的比例增加至約2-3，其中典型的矽烷流速在400-600sccm的範圍內，並且相應調整氧化氮的流速。當RF電源在約300-600瓦的範圍內並且基片溫度基本上維持在與前述沉積步驟相同的範圍內時，可獲得約8-12nm/秒的沉積率。如前所示，可通過調整各層膜的各自厚度、特別是通過改變第二層膜232中的矽和氮的含量來調整多層堆疊230的光學特性。當矽烷∶氧化氮(N2O)的比例在上述指定範圍內時，對於248nm的曝光波長，第二層膜232的折射率可調整至2.20-2.60且消光係數可調整至約0.80-0.90。反之，基本上包含二氧化矽的第一層膜231則呈現出相對均勻的光學特性，對於673nm的波長其折射率在約1.40-1.47的範圍內，僅有輕微的變化。因此，對於根據其後進行的CMP過程的要求而選擇的第一層膜231的所需厚度，多層堆疊230的消反射特性可通過控制第二層膜232的光學特性和/或厚度而適當地調節。在一些示意性實施例中，第一層膜231的厚度234在約20-120nm的範圍內調節，其中對於約20-50nm的範圍可使用低沉積率過程，對於約50-120nm的範圍可使用高沉積率過程，而第二層膜232的厚度235調節至約30-90nm的範圍。
在一個特殊的實施例中，形成在第二層膜232上的保護層233的氮濃度顯著降低，特別是在其表面237，該表面237與其上形成的光刻膠層相接觸。保護層233中降低的氮含量，特別是在表面237，顯著地減少或甚至基本上完全避免了光刻膠和氮之間的相互作用，否則會在光刻膠顯影后形成光刻膠殘留物。
保護層233的形成可通過氧化氮(N2O)環境下的等離子處理，壓力約為3.0-5.0託、溫度約為350-450℃、利用約50-200瓦的RF功率，其中氧化氮(N2O)的流速設定在約250-600sccm。在上述指定的參數設置下，獲得的保護層233的厚度236在約1-4nm的範圍內，其中大部分的矽氮鍵被矽氧鍵所取代，特別是在表面237。可在沉積第二層膜232之後立即形成保護層233。
接著，將一層光刻膠沉積在多層堆疊230之上，其中選擇與光刻要求相符的光刻膠的膜厚及其類型和成分。如前所述，諸如折射率和消光係數的光學特性以及多層堆疊的各個厚度234、235和236必須符合所使用的光刻膠，以便獲得臨界尺寸的最小變化。其後，曝光並顯影光刻膠層而形成開口210，其中，在曝光期間，背反射進入鄰近開口210的光刻膠區域中的光減至最少。依此方法，可減少或甚至完全避免開口210內的抗蝕劑殘留物，也稱為固基(footing)和聚渣(scumming)。
圖2b示意了具有形成在多層堆疊230、低-k介電層206和蝕刻終止層205內的開口213的半導體結構200。在多層堆疊230上和開口213內形成阻擋層211，並在結構200上形成例如含銅的金屬層212，以便基本上完全填充開口213。
可通過一系列類似參照圖1b所述的各向異性蝕刻過程來形成開口213，然後通過濺射沉積來沉積阻擋層211，該阻擋層211可包括兩個或多個子層，例如包含鉭/氮化鉭層。其後，濺射沉積一薄層種子層(未顯示)，然後通過熟知的電化學沉積方法沉積體金屬。
其後，通過化學機械拋光去除層膜212的過量的金屬，其中也去除開口213之外的阻擋層211。在CMP過程中，也可能會部分去除多層堆疊230，其中，基本上包含二氧化矽的第一層膜231能可靠地保護下面的具有較低機械穩定性的低-k介電材料。在一個示意性實施例中，保護層233和第二層膜232基本上完全被去除。由於含氮量高而具有相對較高介電常數的第二層膜232已被去除，因此，最終所獲的層內電介質(intra-layer dielectric)的整體介電常數基本上取決於低-k介電層206。此外，第一層膜231的一部分也可能被去除，以便進一步將整體介電常數減至最小。由於第一層膜231在銅CMP過程中呈現出相對較低的去除率，所以下面的層膜206的低-k介電材料被可靠地保護，即便在CMP過程中發生輕微的過程變化。因此，基本上可避免低-k介電材料的不想要的去除，由此可顯著減少用金屬填充的開口213的尺寸變化及其電阻率變化。
圖2c示意了完成上述CMP過程之後的半導體結構200。厚度減小的二氧化矽層，由231a所示，仍形成在低-k介電層206之上，故層膜206因CMP所造成的損傷減至最少。在一個實施例中，層膜231a的厚度可減至20nm及以下，以便獲得所需的層內電介質較低的總介電常數。
應注意在上述的實施例中，說明了單鑲嵌處理技術，其中本發明也可應用於鑲嵌技術的任何處理方案，諸如雙鑲嵌方法等。
由此，根據本發明提供了用於將低-k電介質形成圖形的多層堆疊，其中多層堆疊優選具有高生產率的相對不昂貴的等離子增強沉積方法原位形成，例如每小時可處理80個基片或更多，其中在去除過量的金屬的CMP過程期間可有效地保護低-k介電材料，並且同時可獲得有效的消反射效果，從而可將低-k介電材料形成圖形而基本上不會造成「固基和聚渣」結果。由於在CMP過程中有效地保護了低-k介電層，所以可顯著降低對材料的損傷，特別是在包含高密度間隔結構的區域中。因此，相應金屬結構的薄層電阻的波動也顯著降低。在CMP過程期間通過減薄多層堆疊，可將介電常數的有效值保持在極低，而可基本上避免對寄生RC時間常數的有害影響。
上面所公開的特定的實施例僅僅用於示意，因為可以用不同而又等效的方式來修改和實施本發明，而這些方式對於已從本說明中獲益的本領域的技術人員而言是顯而易見的。例如，上面提出的過程步驟可以用不同的順序來進行。另外，除了下面的權利要求中說明的之外，並不欲對其中所示的構建或設計的細節作限制。因此，很明顯，可以改變或修改上面所公開的特定的實施例，而所有此等變化都被認為是在本發明的精神和範圍之內。因此，在此尋求如下面的權利要求的保護。
權利要求
1.一種方法，包括通過在低-k介電層上形成二氧化矽層231而在包含低-k介電材料的介電層206上形成多層堆疊230；以及在形成所述二氧化矽層期間形成富矽的氮氧化物層232，由此調節所述多層堆疊230的至少一種光學特性以減少來自所述低-k介電層的背反射。
2.如權利要求1所述的方法，其中用矽烷沉積所述二氧化矽層231。
3.如權利要求1所述的方法，其中在形成所述二氧化矽層231之後通過改變沉積氣體環境來形成所述富矽的氮氧化物層232。
4.如權利要求1所述的方法，其中形成在所述介電層206上的所述二氧化矽層231的厚度在約20-120nm的範圍內。
5.如權利要求1所述的方法，其中所述富矽的氮氧化物層232的厚度在約30-90nm的範圍內。
6.如權利要求1所述的方法，其中通過改變所述富矽的氮氧化物層232內的矽含量來調節所述光學特性。
7.如權利要求6所述的方法，其中通過調節沉積氣體環境中的矽烷/氧化氮(N2O)比例來改變所述矽含量。
8.如權利要求1所述的方法，進一步包括在所述富矽的氮氧化物層232的表面區域形成耗氮的保護層233。
9.如權利要求8所述的方法，其中通過暴露於氧化氮(N2O)等離子環境來形成所述保護層233。
10.如權利要求9所述的方法，其中通過在沉積所述富矽的氮氧化物層232期間中斷矽烷的供應來建立所述氧化氮(N2O)等離子環境。
11.如權利要求8所述的方法，其中所述保護層233的厚度在約1-5nm的範圍內。
12.如權利要求1所述的方法，進一步包括在所述富矽的氮氧化物層232上形成抗蝕劑掩模208。
13.如權利要求12所述的方法，進一步包括用所述抗蝕劑掩模208將所述介電層206形成圖形而在所述介電層206內形成凹槽。
14.一種在低-k介電材料中形成金屬區域的方法，所述方法包括在等離子環境下在包含所述低-k介電材料的層膜206上沉積二氧化矽基的多層膜230，同時控制所述二氧化矽基的多層膜的光學特性；形成凹槽部分213，其中所述多層膜230減少對於一種特定波長的背反射；用金屬212填充所述凹槽部分；以及通過化學機械拋光去除過量的金屬和所述多層膜的一部分。
15.如權利要求14所述的方法，其中所述二氧化矽基的多層膜230至少部分從矽烷沉積。
16.如權利要求14所述的方法，其中通過在形成所述二氧化矽基的多層膜230期間改變沉積氣體環境來在多層膜230中形成富矽的氮氧化物層232。
17.如權利要求14所述的方法，其中所述富矽的氮氧化物層232的厚度在約30-90nm的範圍內。
18.如權利要求16所述的方法，其中通過改變所述富矽的氮氧化物層232內的矽含量來調節所述光學特性。
全文摘要
本發明公開了一種在低－k介電層(206)上形成多層堆疊(230)的方法，其中多層堆疊(230)具有改善消反射的效果並在化學機械拋光過程中加強保護下面的低－k介電材料。多層堆疊(230)包括可以通過高效率的、不昂貴的等離子增強沉積方法來形成的以二氧化矽為基的子層(231，232，233)，其中可通過在沉積過程中改變矽烷和氧化氮的比例來調節光學特性。
文檔編號H01L21/314GK1729564SQ200380107319
公開日2006年2月1日 申請日期2003年11月6日 優先權日2002年12月23日
發明者H·呂爾克, J·霍哈格, W·託馬斯, F·毛厄斯貝格爾 申請人:先進微裝置公司