半導體集成電路裝置及其製造方法
2023-06-07 16:57:21 1
專利名稱：半導體集成電路裝置及其製造方法
技術領域：
本發明涉及內裝適用於輸出電晶體保護的消弧二極體的半導體集成電路裝置。
當這種負載為電感性負載時，隨著電機的轉動/停止而產生正/反方向的電動勢。以往，在集成電路化的串聯連接電晶體的集電極和發射極之間連接保護二極體4，並當因上述反向電動勢使輸出端子低於GND電位或高於VCC電位時，通過二極體4的導通而使上述電動勢變為固定電位，從而使包含著串聯連接的電晶體的集成電路的內部得到了保護。特別是，當在二極體4上流過幾安培的大電流時，作為二極體4，採用單獨的部件構成。
這裡，從用戶方面來看，為了減少設備的部件數，對二極體4也有要將其集成電路化的要求。但是，在將流過幾安培大電流的二極體集成電路化時，在集成電路內將因不可避免地發生的寄生電晶體效應而流過寄生電流，因而除流過無功電流外在嚴重的情況下還存在著導致閉鎖效應的危險性。
因此，作為防止寄生電流的結構，例如提出了在特開平6-100459號公報中所述的結構。
參照
圖12，在P型半導體基板1和N型半導體基板2之間設置N+型埋入層3，並將P+型分離區域4從半導體層2的表面擴散到半導體基板1，使其圍繞該埋入層3，從而形成1個島狀區域5。形成P+型埋入層6，使其一部分重疊在上述埋入層3上。圍繞著該P+型埋入層6，形成從半導體層2的表面到N+型埋入層3的N+型導出區域7，並在該圍繞的區域上形成N+型擴散區域8。另外，在由導出區域7圍繞的區域上，還圍繞著上述擴散區域8形成著從半導體層2到P+型埋入層6的P+型導出區域9。進一步，在上述擴散區域8內設置負電極10，在P+型導出區域9內設置正電極11，並將該電極與N+型導出區域7電氣連接。
就是說，將P+型導出區域9和P+型埋入層6作為正極區域並將N+型擴散區域8和由導出區域9圍繞的N型半導體區域作為負極區域，從而構成二極體。
在這種二極體元件中，雖然將會產生以N+型埋入層3為基極、以P+型埋入層6為發射極、以P型半導體基板1和P+型分離區域4為集電極的PNP型寄生電晶體TR2，但由於通過正電極的連接而使寄生PNP電晶體TR2的基極和發射極之間為等電位，所以能夠防止寄生PNP電晶體TR2的導通動作。
在如上所述的現有的半導體集成電路裝置中，如圖11所示，當負載為電感性負載時，隨著電機的轉動/停止而產生正/反方向的電動勢，所以在集成電路化的串聯連接電晶體的集電極和發射極之間連接保護二極體4，並當因上述反向電動勢使輸出端子低於GND電位或高於VCC電位時，通過二極體4的導通而使上述電動勢變為固定電位，從而使包含著串聯連接的電晶體的集成電路的內部得到了保護。特別是，當在二極體4上流過幾安培的大電流時，作為二極體4，採用單獨的部件構成。
另外，根據為減少設備的部件數而想使二極體4也集成電路化的要求，對流過幾安培大電流的二極體進行了集成化，但在集成電路內將因不可避免地發生的寄生電晶體效應而流過寄生電流，因而存在著流過無功電流等問題，所以採用了如圖12所示的將二極體包含在集成電路內部的結構。
但是，如上所述，雖然可以將二極體包含在集成電路內部，但在圖12所示的結構中，當二極體4截止時，即當負電極10的電壓變為高於正電極11時，必需具有用於防止由寄生電晶體TR1的PN結合面的擊穿電流造成的半導體元件的損壞的耐壓。因此，在現有的結構中存在著作為寄生電晶體TR1的基極區域的P+型埋入層6的寬度狹窄、很難抑制電流放大係數hfe因而不能確保寄生電晶體TR1的耐壓的問題。
發明內容
本發明，是鑑於上述的現有的課題而開發的，本發明的半導體集成電路裝置的特徵在於二極體元件，具有一種導電型半導體基板、層疊在該基板表面上的反嚮導電型第1外延層、與在上述基板和上述第1外延層之間形成的由高濃度雜質擴散層構成的反嚮導電型第1埋入層重疊形成的由高濃度雜質擴散層構成的一種導電型第1埋入層、層疊在上述第1外延層表面上的反嚮導電型第2外延層、在上述第1外延層和上述第2外延層之間形成的由高濃度雜質擴散層構成的一種導電型第2埋入層及由高濃度雜質擴散層構成的反嚮導電型第2埋入層、從上述第2外延層表面擴散到上述一種導電型第2埋入層而形成的由高濃度雜質擴散層構成的一種導電型擴散區域、從上述第2外延層表面擴散到上述反嚮導電型第2埋入層而形成的由高濃度雜質擴散層構成的反嚮導電型第1擴散區域、由上述一種導電型第2埋入層和上述一種導電型擴散區域夾在中間的在上述第2外延層上形成的反嚮導電型阱區、在上述阱區上重疊形成的由高濃度雜質擴散層構成的反嚮導電型第2擴散區域，在上述二極體元件中，上述一種導電型第1埋入層和上述反嚮導電型第2擴散區域，在深度方向上隔開形成。
本發明的半導體集成電路裝置，最好是將上述二極體元件的上述一種導電型第1埋入層與上述反嚮導電型第1埋入層重疊形成並通過上述一種導電型第2埋入層將上述一種導電型第1埋入層與上述一種導電型擴散區域連結。另外，具有將上述一種導電型第1埋入層和上述反嚮導電型第2擴散區域在深度方向上隔開形成的結構。按照這種結構，當上述二極體元件為截止狀態時，在上述二極體元件內的將上述一種導電型第1埋入層與上述第1外延層作為結合面的PN結上，在N型區域內可以形成寬幅的過渡層形成區域並由上述過渡層確保耐壓，從而可以得到能夠適應反向偏置狀態並可以抑制由擊穿電流造成的內部元件損壞的半導體集成電路裝置。
本發明的半導體集成電路裝置的特徵在於；最好是與上述二極體元件的上述反嚮導電型的負極導出區域重疊地形成上述反嚮導電型阱區。按照這種結構，當上述二極體元件為導通狀態時，由於PN結的N型區域的電阻值減小而使正向電壓(VBEF)降低，從而可以得到使正向的電流(If)容量大幅度提高的半導體集成電路裝置。
為解決上述課題，本發明的半導體集成電路裝置的製造方法的特徵在於，包括準備一種導電型半導體基板的工序；通過在該基板上擴散雜質而分別在二極體元件、一種導電式縱型電晶體及反嚮導電式縱型電晶體的形成區域內形成反嚮導電型埋入層的工序；通過在上述基板上擴散雜質而在上述二極體元件形成區域內與上述反嚮導電型埋入層重疊地形成一種導電型第1埋入層的工序；在上述基板上層疊反嚮導電型第1外延層的工序；通過在上述第1外延層上擴散雜質而分別在上述二極體元件及上述一種導電式縱型電晶體的形成區域內形成一種導電型第2埋入層的工序；在上述第1外延層上層疊反嚮導電型第2外延層的工序；通過在上述第2外延層上擴散雜質而在上述二極體元件形成區域內形成一種導電型擴散區域並通過上述一種導電型第2埋入層與上述一種導電型第1埋入層連結的工序；通過在上述第2外延層上擴散雜質而在上述二極體元件及上述一種導電式縱型電晶體的形成區域內同時形成反嚮導電型阱區的工序；在上述二極體元件形成區域的上述阱區內形成反嚮導電型擴散區域的工序。
本發明的半導體集成電路裝置的製造方法的特徵在於形成上述一種導電型第2埋入層的工序，最好是在將上述一種導電型第1埋入層與上述一種導電型擴散區域連結的工序中使上述反嚮導電型第1埋入層與上述反嚮導電型擴散區域在深度方向上相隔很寬的距離從而可以使過渡層形成區域增大的工序。
圖2(A)和圖2(B)是用於說明圖1所示本發明的半導體集成電路裝置的二極體元件的放大斷面圖和等效電路圖。
圖3是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖4是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖5是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖6是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖7是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖8是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖9是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖10是說明本發明的半導體集成電路裝置的製造方法的斷面圖。
圖11是說明現有的半導體集成電路裝置的斷面圖。
圖12是用於說明現有的半導體集成電路裝置的二極體元件的斷面圖。
發明的具體實施形態以下，邊參照附圖邊詳細說明本發明的實施形態。
圖1是組裝有二極體元件21、縱型PNP電晶體22及NPN電晶體23的半導體集成電路裝置的斷面圖。
在P型單晶矽基板24上，形成著厚2～10μm的第1外延層25及厚8～10μm的第2外延層26，使2層的合計膜厚為8～16μm左右。另外，基板24及第1和第2外延層25、26，由貫通三者的P+型分離區域27以電氣隔離的方式形成著用於形成二極體元件21的第1島狀區域28、形成縱型PNP電晶體22的第2島狀區域29及形成NPN電晶體23的第3島狀區域30。
該分離區域27，由從基板24的表面向上下方向擴散的第1分離區域31、從第1和第2外延層25、26的邊界向上下方向擴散的第2分離區域32、從第2外延層26的表面形成的第3分離區域33構成，並通過將三者連結而將第1和第2外延層25、26按島狀分離。
在第1島狀區域28上形成的二極體元件21內，在基板24和第1外延層25之間重疊地形成著N+型第1埋入層34及P+型第1埋入層35，在第1和第2外延層25、26的邊界部分上形成P+型第2埋入層36，並將從第2外延層26的表面到P+型第2埋入層36的P+型擴散區域39形成為正極導出區域。另外，將夾在該P+型區域36、39之間的N-型第1和第2外延層25、26形成為負極區域，從而構成PN結二極體。這時，也可以在第2外延層26上形成N+型擴散區域38作為正板區域並將N+型擴散區域38與P+型擴散區域39短路而作為正極導出區域。以NPN電晶體而言，這可以說是將基極、集電極之間短路而形成的二極體。
按照上述本實施形態的半導體集成電路裝置，在基板24和第1外延層25之間重疊地形成著N+型第1埋入層34及P+型第1埋入層35，例如，N+型第1埋入層34使用銻(Sb)形成，而P+型第1埋入層35使用硼(B)形成。因此，根據雜質的擴散速度及雜質的使用濃度的不同，如圖1所示，具有在N+型第1埋入層34的上下形成P+型第1埋入層35的結構。另外，在第1外延層25和第2外延層26之間形成的P+型第2埋入層36，與P+型第1埋入層35及P+型擴散區域39連結。按照這種結構，即可形成將P+型第1埋入層35作為正極區域、並將第1和第2外延層25、26作為負極區域的PN結二極體。
這裡，在形成為負極區域的第2外延層26上形成N+型擴散區域41作為負極導出區域，但如上所述，應具有使N+型擴散區域41與P+型第1埋入層35在深度方向上隔開形成的結構。
因此，由於具有上述結構，所以當二極體元件21為截止狀態時、即當在由P+型第1埋入層35和N-型第1外延層25形成的PN結合面上施加了反向偏置電壓時，在由第1和第2外延層25、26構成的N型區域上可以得到寬幅的過渡層形成區域並由所形成的該過渡層確保耐壓，從而可以得到能夠抑制由擊穿電流造成的內部元件損壞的半導體集成電路裝置。
進一步，按照上述本實施形態的半導體集成電路裝置，在二極體元件導通時，在作為負極區域形成的夾在P+型區域36、39之間的N-型第2外延層26上，形成著N+型阱區40。通過利用該N+型阱區40使PN結的N型區域的電阻值減小而使正向電壓(VBEF)降低，可以大幅度地提高正向的電流(If)容量。
另外，第2外延層26的表面，由氧化矽膜覆蓋，並通過在氧化膜上形成的接觸孔設置各種鋁電極。在基板24上施加著用於使結隔離的接地電位GND。
這裡，圖2(A)是表示二極體元件21的放大斷面圖的圖，圖2(B)是表示寄生電晶體的等效電路圖。以下，說明二極體21為導通狀態下的影響著對基板24的漏電流的寄生電晶體的動作。
寄生NPN電晶體TR1，構成為以N+型第1埋入層34為集電極、以P+型埋入層35為基極並以第1和第2外延層25、26為發射極。另一方面，寄生PNP電晶體TR2，構成為以P+型基板24為集電極、以N+型第1埋入層34為基極、以P+型埋入層35為發射極。
參照圖2(B)，寄生NPN電晶體TR1的基極和集電極通過正電極55短路，同樣也將寄生PNP電晶體TR2的基極和發射極之間短路。這時，在寄生NPN電晶體TR1的基極和集電極之間，連接P+型擴散區域39和P+型第2埋入層36具有的電阻分量R1，在寄生PNP電晶體TR2的基極和發射極之間，連接N+型擴散區域38、N+型第2埋入層37及N+型第1埋入層34具有的電阻分量R2。在本發明的二極體元件21的結構中，在寄生NPN電晶體TR1的電阻分量R1的情況下，通過P+型擴散區域39、P+型第2埋入層36及P+型第1埋入層35的連結而構成的電阻分量R1，具有極小的值。而在寄生NPN電晶體TR2的電阻分量R2的情況下，通過N+型擴散區域38、N+型第2埋入層37及N+型第1埋入層34的連結而構成的電阻分量R2，具有極小的值。
本發明，可以通過形成N+型阱區40而使負極區域的電阻值減小，所以能夠提高正向電流If的容量。
另一方面，由於可以使在寄生PNP電晶體TR2的基極和發射極之間連接的電阻分量R2具有很小的值，所以可以使寄生PNP電晶體TR2的基極電位(N+型第1埋入層34的電位)保持高於發射極電位(P+型埋入層35、36的電位)。因此，可以阻止寄生PNP電晶體TR2的導通動作，從而可以使對基板24的漏電流保持很小的值。
其結果是，在上述寄生PNP電晶體TR2中，例如，在現有的結構中流過1安培的電流時對基板24的漏電流為100毫安，與此不同，在本發明的結構(電阻分量R2的電阻值為8Ω時)中可以降低到20毫安。
在第2島狀區域29上形成的縱型PNP電晶體22內，基本上具有與二極體21相同的結構。具體地說，在第1和第2外延層25、26的邊界部分上形成P+型埋入層43，作為集電極區域，並將從第2外延層26的表面到P+型埋入層43的P+型擴散區域46形成為集電極導出區域。另外，在由這些P+型區域圍繞的N-型第2外延層26上形成N+型阱區47，作為基極區域，在N+型阱區47內形成P+型擴散區域48作為發射極區域，並形成N+型擴散區域49作為基極導出區域，從而構成縱型PNP電晶體22。此外，還形成圍繞P+型擴散區域46的N+型擴散區域45，並通過N-型第2埋入層44與第1埋入層42連結，由圖中未示出的電極施加電源電位Vcc或發射極58的電位。這將可以抑制以P+型擴散區域46為發射極、以第2島狀區域29為基極、以P+型分離區域27為集電極的寄生PNP電晶體的發生，因而可以將該縱型PNP電晶體作為適用於大電流用途的PNP電晶體。
在第3島狀區30域上形成的NPN電晶體23內，在結構上，將第3島狀區域30形成為集電極區域、將P型擴散區域53形成為基極區域、將N+型擴散區域54形成為發射極區域。另外，在基板24和第1外延層25之間形成N+型第1埋入層50，在第1和第2外延層25、26的邊界部分上還形成N+型第2埋入層51，並將二者連結。進一步，將N+型擴散區域52形成為集電極導出區域，並將N+型擴散區域52也與N+型第2埋入層51連結。按照這種方式，通過在集電極62的下部構成高濃度低電阻區域，可以減低NPN電晶體23的飽和電阻Vce(sat)。因此，該NPN電晶體23，為高耐壓、大電流，因而適用於電機驅動器等電路用途。
以下，參照圖3～圖10說明圖1所示的本發明的半導體集成電路裝置的製造方法。
首先，如圖3所示，準備P-型單晶矽基板24，並對該基板24的表面進行熱氧化而形成氧化膜，對與N+型第1埋入層34、42、50對應的氧化膜進行光刻而作為選擇掩模。然後，在基板24的表面上擴散用於形成N+型第1埋入層34、42、50的銻(Sb)。
其次，如圖4所示，為形成P+型第1埋入層35及P+型分離區域27的第1分離區域31，進行離子注入。在將圖3中用作選擇掩模的氧化膜全部除去後，將用眾所周知的光刻技術在形成P+型第1分離區域31的部分上設置了開口部的光致抗蝕劑(圖中未示出)形成為選擇掩模。然後，以160kev的離子能、1.0×1014/cm2的導入量進行P型雜質、例如硼(B)的離子注入。在這之後，將光致抗蝕劑除去。
接著，如圖5所示，在將氧化膜全部除去後，將基板24配置在外延生長裝置的基座上，通過由燈光加熱而對基板24提供1140℃左右的高溫同時在反應管內導入SiH2Cl2氣體和H2氣，生長低濃度外延(ρ＝1.25Ω·cm)、厚2.0～10.0μm的第1外延層25。另外，在對第1外延層25的表面進行熱氧化而形成氧化膜後，對與N+型第2埋入層37、44、51對應的氧化膜進行光刻並作為選擇掩模。
這裡，在基板24的表面上將N+型埋入層34、42、50及P+型埋入層31、35同時擴散。這時，形成P+型埋入層35的硼(B)，其擴散速度比形成N+型埋入層34的銻(Sb)快而且雜質濃度低，所以在N+型埋入層34的上下形成。
其次，如圖6所示，在將氧化膜全部除去後，再次對第1外延層25的表面進行熱氧化而形成氧化膜，並將用眾所周知的光刻技術在形成P+型埋入層36、43及P+型第2分離區域32的部分上設置了開口部的光致抗蝕劑(圖中未示出)形成為選擇掩模。然後，以40kev的離子能、3.0×1013/cm2的導入量進行P型雜質、例如硼(B)的離子注入。在這之後，將光致抗蝕劑除去。這時，將N+型第2埋入層37、44、51同時擴散，並與N+型第1埋入層34、42、50連結。
然後，如圖7所示，在將氧化膜全部除去後，將基板24配置在外延生長裝置的基座上，通過由燈光加熱而對基板24提供1140℃左右的高溫同時在反應管內導入SiH2Cl2氣體和H2氣，在第1外延層25上生長低濃度外延(ρ＝1.25Ω·cm)、厚8.0～10.0μm的第2外延層26。接著，在對第2外延層26的表面進行熱氧化而形成氧化膜後，將用眾所周知的光刻技術在形成N+型阱區40、47的部分上設置了開口部的光致抗蝕劑(圖中未示出)形成為選擇掩模。然後，以160kev的離子能、1.0×1012/cm2的導入量進行N型雜質、例如磷(P)的離子注入。在這之後，將光致抗蝕劑除去。
這時，將P+型埋入層36、43及P+型第2分離區域32同時擴散，並分別與P+型第1埋入層35、N+型第1埋入層42及P+型第1分離區域31連結。
接著，如圖8所示，對第2外延層26的表面進行熱氧化而形成氧化膜，並對與N+型集電極導出區域38、45、52及基極導出區域49對應的氧化膜進行光刻而作為選擇掩模。然後，在第2外延層26的表面上擴散形成N+型集電極導出區域38、45、52及基極導出區域49的銻(Sb)、其次，如圖9所示，在將氧化膜全部除去後，再次對第2外延層26的表面進行熱氧化而形成氧化膜，並將用眾所周知的光刻技術在形成P+型擴散區域39、46、P+型發射極區域48及P+型第3分離區域33的部分上設置了開口部的光致抗蝕劑(圖中未示出)形成為選擇掩模。接著，以40kev的離子能、3.0×1013/cm2的導入量進行P型雜質、例如硼(B)的離子注入。在這之後，將光致抗蝕劑除去。
這時，將N+型第2埋入層37、44、51同時擴散，並與N+型第1埋入層34、42、50連結。此外，將N+型擴散區域38、45、52也同時擴散，並分別與N+型第2埋入層37、44、51連結。其結果是，在第1島狀區域28上完成二極體元件21，在第2島狀區域29上完成縱型PNP電晶體22。
然後，如圖10所示，通過在第3島狀區域30上形成P型基極區域53及N+型發射極區域54，完成NPN電晶體23。在這之後，如圖1所示，用鋁材料在二極體元件21上形成正電極55、負電極56、在縱型PNP電晶體22上形成集電極57、發射極電極58、基極電極59、在NPN電晶體23上形成發射極電極60、基極電極61、集電極62，從而與外部電極連接。
按照本發明，在半導體集成電路裝置的二極體元件中，在基板和第1外延層之間形成的P+型第1埋入層與連接於負電極的N+型擴散區域形成PN結，但兩者在深度方向上隔開形成。在這種情況下，當上述二極體元件截止時，即當在上述二極體元件上施加了反向偏置電壓時，在由第1和第2外延層構成的N型區域上可以得到寬幅的過渡層形成區域並由所形成的該過渡層確保耐壓，從而可以得到能夠抑制由擊穿電流造成的內部元件損壞的半導體集成電路裝置。
另外，按照向本發明，在半導體集成電路裝置的二極體元件中，當二極體元件為導通狀態時，在作為負極區域形成的N-型第2外延層上形成著N+型阱區。通過利用該N+型阱區使PN結的N型區域的電阻值減小而使正向電壓(VBEF)降低，可以大幅度地提高正向的電流(If)容量。
進一步，通過形成本發明的N+型阱區，當二極體元件為導通狀態時，可以提高在二極體元件內形成的寄生電晶體TR1的電流放大係數，並能減小寄生電晶體TR2的電流放大係數，因而提高了對基板的漏電流的抑制效果。其結果是，可以將適用於輸出電晶體保護的消弧二極體在半導體集成電路裝置中集成化，因而能有助於電子設備的小型化、和高密度化。
權利要求
1.一種半導體集成電路裝置，其特徵在於二極體元件，具有一種導電型半導體基板、層疊在該基板表面上的反嚮導電型第1外延層、與在上述基板和上述第1外延層之間形成的由高濃度雜質擴散層構成的反嚮導電型第1埋入層重疊形成的由高濃度雜質擴散層構成的一種導電型第1埋入層、層疊在上述第1外延層表面上的反嚮導電型第2外延層、在上述第1外延層和上述第2外延層之間形成的由高濃度雜質擴散層構成的一種導電型第2埋入層及由高濃度雜質擴散層構成的反嚮導電型第2埋入層、從上述第2外延層表面擴散到上述一種導電型第2埋入層而形成的由高濃度雜質擴散層構成的一種導電型擴散區域、從上述第2外延層表面擴散到上述反嚮導電型第2埋入層而形成的由高濃度雜質擴散層構成的反嚮導電型第1擴散區域、由上述一種導電型第2埋入層和上述一種導電型擴散區域夾在中間的在上述第2外延層上形成的反嚮導電型阱區、在上述阱區上重疊形成的由高濃度雜質擴散層構成的反嚮導電型第2擴散區域，在上述二極體元件中，上述一種導電型第1埋入層和上述反嚮導電型第2擴散區域，在深度方向上隔開形成。
2.根據權利要求1所述的半導體集成電路裝置，其特徵在於上述一種導電型第1埋入層與上述一種導電型擴散區域，通過上述一種導電型第2埋入層連結
3.根據權利要求1所述的半導體集成電路裝置，其特徵在於將上述反嚮導電型第1擴散區域及上述一種導電型擴散區域形成為正極導出區域，並將上述反嚮導電型第2擴散區域形成為負極導出區域。
4.根據權利要求1所述的半導體集成電路裝置，其特徵在於上述反嚮導電型阱區及在一種導電式縱型電晶體內形成的反嚮導電型阱區，是在同一擴散工序中形成的擴散區域。
5.一種半導體集成電路裝置的製造方法，其特徵在於，包括準備一種導電型半導體基板的工序；通過在該基板上擴散雜質而分別在二極體元件、一種導電式縱型電晶體及反嚮導電式縱型電晶體的形成區域內形成反嚮導電型埋入層的工序；通過在上述基板上擴散雜質而在上述二極體元件形成區域內與上述反嚮導電型埋入層重疊地形成一種導電型第1埋入層的工序；在上述基板上層疊反嚮導電型第1外延層的工序；通過在上述第1外延層上擴散雜質而分別在上述二極體元件及上述一種導電式縱型電晶體的形成區域內形成一種導電型第2埋入層的工序；在上述第1外延層上層疊反嚮導電型第2外延層的工序；通過在上述第2外延層上擴散雜質而在上述二極體元件形成區域內形成一種導電型擴散區域並通過上述一種導電型第2埋入層與上述一種導電型第1埋入層連結的工序；通過在上述第2外延層上擴散雜質而在上述二極體元件及上述一種導電式縱型電晶體的形成區域內同時形成反嚮導電型阱區的工序；在上述二極體元件形成區域的上述阱區內形成反嚮導電型擴散區域的工序。
6.根據權利要求5所述的半導體集成電路裝置的製造方法，其特徵在於形成上述二極體元件形成區域的上述一種導電型第2埋入層的工序，是將上述一種導電型第1埋入層與上述一種導電型擴散區域連結並使上述一種導電型第1埋入層與上述反嚮導電型擴散區域隔開形成的工序。
7.根據權利要求5所述的半導體集成電路裝置的製造方法，其特徵在於將在上述二極體元件形成區域內形成的上述反嚮導電型阱區形成為負極區域，並將在上述一種導電式縱型電晶體的形成區域內形成的上述反嚮導電型阱區形成為基極區域。
全文摘要
本發明的目的是在內裝適用於輸出電晶體保護的消弧二極體的半導體集成電路裝置中對使二極體元件截止時的耐壓大幅度地提高的二極體元件進行高效率的集成化。在該半導體集成電路裝置中,通過使形成為正極區域的P+型第1埋入層35和形成為負極區域的N+型擴散區域41在深度方向上隔開形成,當在二極體元件21上施加了反向偏置電壓時,可以在由PN結的第1和第2外延層25、26構成的N型區域上得到寬幅的過渡層形成區域並由所形成的該過渡層確保耐壓,從而能夠抑制由擊穿電流造成的內部元件損壞。
文檔編號H01L21/8222GK1361552SQ0113384
公開日2002年7月31日 申請日期2001年12月25日 優先權日2000年12月25日
發明者大川重明, 大古田敏幸 申請人:三洋電機株式會社