子字並行整數乘法器的製作方法
2023-07-04 11:19:16 2
專利名稱：子字並行整數乘法器的製作方法
技術領域：
本發明主要涉及到64位體系結構微處理器的設計領域，特指一種子字並行整數乘法
器o
背景技術：
先進的微處理器和多媒體處理技術對乘法運算提出了更高的要求。單指令多數據 (SIMD)處理方式，是現代多媒體處理器、通用處理器中多媒體擴展以及數位訊號處理 的一個主要特點。支持SIMD處理方式的子字並行乘法器的性能成為提高多媒體處理器性 能的關鍵部分。
圖1是現有子字並行乘法器的結構圖。現有的子字並行乘法器基於模式選擇的結構， 這種乘法器在部分積產生模塊中加入了基於模式選擇的多路選擇器，並在部分積壓縮樹 及最終的進位傳播加法器各模式邊界處插入了基於模式的斷開進位鏈信號，經過重構可 完成l個64X64、 2個32X32、 4個16X16、 8個8X8乘法操作。在普通乘法模式時， 當兩個輸入A[63:0]和B[63:0]到來後，首先進入部分積產生單元將被乘數和乘數劃分為 四個部分，分別通過Booth編碼產生部分積，之後各個部分積輸入到部分積壓縮樹(PPRT) 中進行壓縮，然後壓縮後的偽和與偽進位輸入到進位傳播加法器(CPA)中進行最後的相 加，最後輸出結果。
在子字並行模式時，當兩個輸入A[63:0]和B[63:0]到來後，所有操作與普通乘法模 式時相同，只是增加了一個修正值選擇模塊，選擇出合併後的修正值，送入到部分積壓 縮樹(PPRT)中，與部分積一起進行壓縮。圖2是部分積壓縮結構中的進位鏈斷開邏輯。
其中
formula see original document page 4 (1)
formula see original document page 4 (2) 但是，現有子字並行乘法器有如下缺點
1、採用這種算法設計的並行乘法器在部分積產生時多了一級選擇開關，增加了一級
門延時；
2、 要在模式邊界處插入基於模式的斷開進位鏈信號，算法複雜；
3、 斷開進位鏈信號的扇出負載大，互連走線非常長，在版圖實現上幾乎遍布整個部 分積壓縮部分，龐大的扇出負載和長的走線在一定程度上增加了部分積壓縮的延時，而 且也會使全定製版圖實現複雜化；
這種並行乘法器在最後的進位傳播加法器中也要在各模式邊界處插入基於模式的斷 開進位鏈信號，這給進位傳播加法器的設計也增加了延時和難度，使得設計的通用性受 到很大限制。
發明內容
本發明要解決的問題就在於針對現有技術存在的技術問題，本發明提供一種結構 簡單、簡化了算法和實現、能夠使部分積壓縮單元的延遲減小，提高整個乘法器的性能 的子字並行整數乘法器。
為解決上述技術問題，本發明提出的解決方案為 一種子字並行整數乘法器，其特 徵在於它包括數據預處理模塊、四個獨立的部分產生模塊、 一個修正值選擇模塊以及
部分積壓縮樹模塊，所述數據預處理模塊用來輸入被乘數SRC1 [63:0]和乘數SRC2[63:0] 及控制信號，根據操作模式和符號控制信號對被乘數和乘數進行擴展，產生相應的4組 被乘數和4組乘數；所述修正值選擇模塊用來根據操作模式及乘積結果的符號位對修正 值進行選擇和合併修正值；部分產生模塊的輸入為數據預處理模塊產生的4組被乘數、4 組乘數和控制信號，輸出為部分積，每組部分產生模塊由一組Booth編碼單元和一組部 分積選擇單元組成，功能完全相同，並行處理，第一部分產生模塊產生低位乘法的9個 部分積，第二部分產生模塊產生次低位乘法的9個部分積，第三部分產生模塊產生次高 位的9個部分積，第四部分產生模塊產生高位的9個部分積；部分積壓縮樹模塊用來對 部分產生模塊產生的部分積和合併後的修正值進行壓縮。 當在子字並行模式乘法操作時修正值選擇模塊的操作為
(1)、首先在做子字並行乘法操作時根據每個子字乘積符號的不同給相應的部分積在 加上一個修正值
① 當低位子字乘積結果的符號位為正時，給其乘積結果加上修正值-
128， hffff_ffff—fffe_0000—0000—0000—0000—0000;
② 當低位子字乘積結果的符號為負時，給其乘積結果加上修正值
128' hffff_ffff—fffe_0000—0000_0001—0000—0000;
③ 當次低位子字乘積結果的符號為正，則給其乘積結果加上修正值 128， hffff—fffe_0000—0000—0000—0000_0000—0000;
④ 若次低位子字乘積結果的符號為負，則給其乘積結果加上修正值 128， hffff—fffe—0000—0001—0000_0000—0000—0000 。
當次高位子字乘積結果的符號為正時，給其乘積結果加上修正值
128， hfffe—0000_0000_0000—0000_0000_0000—0000; 當次高位子字乘積結果的符號為負時，給其乘積結果加上修正值
128' hfffe—0001—0000_0000—0000_0000—0000_0000。 (2)、在將三個修正值送入部分積累加單元之前就將這三個修正值進行合併，與部分 積產生單元並行執行，最後將其與部分積一同送入部分積壓縮單元累加即可；根據各個 子字乘積結果符號不同，低位、次低位和次高位各有兩種修正值，排列組合有8種情況， 每種情況的修正值合併結果如下，其中0代表乘積為正，l代表乘積為負
① 次高位為0，次低位為O，低位為O時，修正值合併結果為 128 ， hfffd—fffd—fffe—0000—0000—0000—0000—0000;
② 次高位為O,次低位為O，低位為1時，修正值合併結果為-128， hfffd—fffd—fffe—0000—0000—0001—0000_0000;
③ 次高位為O，次低位為l,低位為O時，修正值合併結果為-128' hfffd_fffd—fffe—0001_0000—0000_0000—0000;
④ 次高位為0，次低位為1,低位為1時，修正值合併結果為 128 ， hfffd_fffd—fffe_0001—0000—0001_0000—0000;
次高位為l，次低位為O，低位為O時，修正值合併結果為
128' hfffd—fffe—fffe—0000_0000_0000—0000—0000; 次高位為l，次低位為O，低位為1時，修正值合併結果為
128' hfffd—fffe_fffe—0000_0000—0001—0000—0000;
⑦ 次高位為l，次低位為l,低位為O時，修正值合併結果為 128， hfffd—fffe_fffe—0001—0000—0000—0000—0000;
⑧ 次高位為l，次低位為l，低位為1時，修正值合併結果為
128， hfffd—fffe_fffe—0001—0000—0001—0000—0000。
所述修正值選擇模塊進行修正值合併時，大部分修正位是固定的，只有第97位、96 位、64位、32位修正位根據各子字乘積符號組合不同而有變化，且變化有規律可循，其 中第97位、96位修正位根據次高位子字乘積符號變化，第64位修正位根據次低位子字 乘積符號變化，第32位修正位根據低位子字乘積符號變化，其餘各修正位都是固定值， 當作子字並行模式乘法操作時只要將其與部分積一同送入部分積壓縮單元累加即可。
與現有技術相比，本發明的優點就在於
1、 本發明的子字並行整數乘法器能夠使部分積壓縮單元的延遲減小，從而提高了整 個乘法器的性能；
2、 本發明的子字並行整數乘法器不需要插入基於模式的斷開進位鏈信號，簡化了算 法和實現；同時也避免了斷開進位鏈信號的全局長互連線，版圖實現簡單高效；
3、 本發明的子字並行整數乘法器使部分積壓縮後產生的128位偽和與128位偽進位 通過任意一種進位傳播加法器相加後就能得到最終的乘積結果，不需要專門設計加法器；
4、 本發明的子字並行整數乘法器的適用範圍廣，除了是具有4組子字並行功能的64 位整數乘法器算法外，經過適當擴展後，該乘法器還可以適用於具有n組子字並行功能 的任何位乘法運算；
5、 本發明的子字並行整數乘法器算法降低了硬體開銷和總體延時，具有較優的性能。
圖1是現有技術中乘法器的結構示意圖； 圖2是進位鏈斷開邏輯的示意圖3是64位並行整數乘法器在並行模式下的部分積示意圖； 圖4是本發明乘法器的結構示意圖。
具體實施例方式
以下將結合附圖和具體實施例對本發明做進一步詳細說明。
如圖4所示，本發明的一種子字並行整數乘法器，它包括數據預處理(DPr印are) 模塊、四個獨立的部分產生(PPGenertor)模塊、 一個修正值選擇模塊以及部分積壓縮 樹(PPRT)，所述數據預處理模塊用來輸入被乘數SRC1[63:0]和乘數SRC2[63:0]及控制 信號，根據操作模式和符號控制信號對被乘數和乘數進行擴展，產生相應的4組被乘數
和4組乘數；所述修正值選擇模塊用來根據操作模式及乘積結果的符號位對修正值進行
選擇和合併修正值；部分積產生模塊的輸入為數據預處理模塊產生的4組被乘數、4組乘
數和控制信號，輸出為部分積，每組部分產生模塊由一組Booth編碼單元(Decode)和 一組部分積選擇單元(PPSelect)組成，功能完全相同，並行處理，本實施例中，Decodel 和PPSelectl構成了 PPGenertor 1， Decode2和PPSelect2構成PPGenertor2， Decode3 和PPSelect3構成PPGenertor3, Decode4和PPSelect4構成PPGenertor4，其中第一部 分產生模塊PPGenertorl產生低位乘法的9個部分積，第二部分產生模塊PPGenertor2 產生次低位乘法的9個部分積，第三部分產生模塊PPGenertor3產生次高位的9個部分 積，第四部分產生模塊PPGenertor4產生高位的9個部分積；部分積壓縮樹模塊用來對 部分產生模塊產生的部分積和合併後的修正值進行壓縮。
本發明所設計的64位並行整數乘法器根據操作模式選擇可完成普通模式操作，即有 符號或無符號的64X64-bits整數乘法操作；又可完成子字並行模式操作，即4個並行 的有符號或無符號16X16-bits整數乘法操作。當進行64位整數乘法時，完成給定被乘 數SRC1[63:0]和乘數SRC2[63:0]相乘，128位乘積結果即對應為64位乘法的乘積。當用 此乘法器進行4個並行的16位整數乘法操作時，完成被乘數SRC1 [63:48] 、SRC1 [47:32]、 SRC1[31:16]、 SRC1[15:0]和乘數SRC2[63:48] 、 SRC2[47:32] 、 SRC2[31:16] 、 SRC2[15:0] 的對應相乘，乘積結果的[127:96]、 [95:63]、 [63:32]、 [31:0]即為並行的4個16位乘 法對應的乘積。64位並行整數乘法器在並行模式下的部分積如圖3所示，採用了booth2 算法，並以點陣形式給出。設計的64位並行整數乘法器的目標是力求對部分積進行壓縮 後產生的128位偽和和128位偽進位累加後就能得到最終正確的乘積結果。顯然，在進 行普通模式乘法操作時部分積壓縮的結果是正確的，但在子字並行模式乘法操作時，由 於低位被乘數要向高位擴展符號位，且低位向高位有進位，如果直接進行部分積壓縮， 將會產生誤差，這個誤差是由低位對高位的影響產生的(高位對低位不會產生影響)，為 了保證結果正確，必須修正這個誤差。
因此，當在子字並行模式乘法操作時修正值選擇模塊的操作為 (1)、首先在做子字並行乘法操作時根據每個子字乘積符號的不同給相應的部分積在 加上一個修正值
①當低位子字乘積結果的符號位為正時，給其乘積結果加上修正值
128 ， hffff—ffff_fffe—0000—0000—0000_0000—0000;
② 當低位子字乘積結果的符號為負時，給其乘積結果加上修正值-128， hffff_ffff—fffe—0000—0000—0001_0000—0000;
③ 當次低位子字乘積結果的符號為正，則給其乘積結果加上修正值
128， hffff—fffe_0000_0000—0000—0000—0000—0000;
④ 若次低位子字乘積結果的符號為負，則給其乘積結果加上修正值-128， hffff—fffe—0000—0001—0000—0000_0000_0000。
當次高位子字乘積結果的符號為正時，給其乘積結果加上修正值-128 ， hfffe_0000—0000—0000—0000—0000_0000—0000;
⑥當次高位子字乘積結果的符號為負時，給其乘積結果加上修正值 128' hfffe_0001—0000_0000_0000—0000—0000—0000。
通過修正值，可以使乘法器不用插入斷開進位鏈信號就可簡單的實現子字並行運算。 採用這個步驟後，在做4個子字並行模式乘法操作時，只需簡單地根據各個子字乘積結 果的符號加上相應的修正值，然後將修正值與部分積一同進行部分積壓縮就可以得到正 確的乘積結果。但這樣簡單的將三個修正與部分積直接累加勢必增加部分壓縮模塊的延 遲，使乘法器的性能受到影響，因此本發明通過以下步驟(2)來解決此問題。
(2)、在將三個修正值送入部分積累加單元之前就將這三個修正值進行合併，與部分 積產生單元並行執行，最後將其與部分積一同送入部分積壓縮單元累加即可；根據各個 子字乘積結果符號不同，低位、次低位和次高位各有兩種修正值，排列組合有8種情況， 每種情況的修正值合併結果如下，其中0代表乘積為正，l代表乘積為負
① 次高位為0，次低位為0，低位為0時，修正值合併結果為 128 ， hfffd—fffd—fffe_0000—0000_0000_0000—0000;
② 次高位為0，次低位為0，低位為1時，修正值合併結果為 128' hfffd—fffd_fffe—0000—0000—0001—0000—0000;
③ 次高位為O,次低位為l，低位為0時，修正值合併結果為 128， hfffd—fffd_fffe—0001—0000—0000—0000—0000;
④ 次高位為0，次低位為1，低位為1時，修正值合併結果為 128' hfffd—fffd_fffe—0001—0000—0001—0000—0000; 次高位為l，次低位為O,低位為0時，修正值合併結果為128， hfffd—fffe—fffe—0000—0000—0000—0000—0000; 次高位為l，次低位為O,低位為1時，修正值合併結果為128 ， hfffd_fffe—fffe_0000—OOOOJ)OO1—OOOOJ)OOO;⑦ 次高位為l，次低位為l，低位為O時，修正值合併結果為128， hfffd—fffe—fffe_0001_0000—0000—0000—0000;⑧ 次高位為1，次低位為1，低位為1時，修正值合併結果為 128， hfffd—fffe_fffe—0001—0000—0001_0000_0000。修正值選擇模塊進行修正值合併時，大部分修正位是固定的，只有第97位、96位、 64位、32位修正位根據各子字乘積符號組合不同而有變化，且變化有規律可循，其中第 97位、96位修正位根據次高位子字乘積符號變化，第64位修正位根據次低位子字乘積 符號變化，第32位修正位根據低位子字乘積符號變化，其餘各修正位都是固定值，當作 子字並行模式乘法操作時只要將其與部分積一同送入部分積壓縮單元累加即可。修正值 合併通過在修正值送入部分積累加單元之前就將這修正值進行合併，同時與部分積產生 單元並行執行，來使部分積壓縮單元的延遲減小，提高整個乘法器的性能。
權利要求
1、一種子字並行整數乘法器，其特徵在於它包括數據預處理模塊、四個獨立的部分產生模塊、一個修正值選擇模塊以及部分積壓縮樹模塊，所述數據預處理模塊用來輸入被乘數SRC1[63:0]和乘數SRC2[63:0]及控制信號，根據操作模式和符號控制信號對被乘數和乘數進行擴展，產生相應的4組被乘數和4組乘數；所述修正值選擇模塊用來根據操作模式及乘積結果的符號位對修正值進行選擇和合併修正值；部分產生模塊的輸入為數據預處理模塊產生的4組被乘數、4組乘數和控制信號，輸出為部分積，每組部分產生模塊由一組Booth編碼單元和一組部分積選擇單元組成，功能完全相同，並行處理，第一部分產生模塊產生低位乘法的9個部分積，第二部分產生模塊產生次低位乘法的9個部分積，第三部分產生模塊產生次高位的9個部分積，第四部分產生模塊產生高位的9個部分積；部分積壓縮樹模塊用來對部分產生模塊產生的部分積和合併後的修正值進行壓縮。
2、 根據權利要求1所述的子字並行整數乘法器，其特徵在於當在子字並行模式乘法操作時修正值選擇模塊的操作為(1)、首先在做子字並行乘法操作時根據每個子字乘積符號的不同給相應的部分積在 加上一個修正值① 當低位子字乘積結果的符號位為正時，給其乘積結果加上修正值128， hffff_ffff_fffe_0000_0000—0000—0000_0000;② 當低位子字乘積結果的符號為負時，給其乘積結果加上修正值 128， hffff—ffff—fffe—0000—0000_0001—0000—0000;③ 當次低位子字乘積結果的符號為正，則給其乘積結果加上修正值 128' hffff—fffe—0000—0000—0000—0000—0000—0000; 若次低位子字乘積結果的符號為負，則給其乘積結果加上修正值-128， hffff—fffe—0000—0001—0000_0000—0000—0000; ⑤當次高位子字乘積結果的符號為正時，給其乘積結果加上修正值128， hfffe—0000—0000—0000_0000_0000—0000—0000; ◎當次高位子字乘積結果的符號為負時，給其乘積結果加上修正值 128' hfffej)001—0000—0000—0000—0000_0000—0000。 (2)、在將三個修正值送入部分積累加單元之前就將這三個修正值進行合併，與部分 積產生單元並行執行，最後將其與部分積一同送入部分積壓縮單元累加即可；根據各個 子字乘積結果符號不同，低位、次低位和次高位各有兩種修正值，排列組合有8種情況， 每種情況的修正值合併結果如下，其中0代表乘積為正，l代表乘積為負① 次高位為0，次低位為0，低位為0時，修正值合併結果為 128， hfffd—fffd—fffe—0000—0000—0000—0000—0000;② 次高位為0，次低位為0，低位為1時，修正值合併結果為 128， hfffd—fffd_fffe—0000—0000—0001—0000—0000;③ 次高位為0，次低位為l，低位為0時，修正值合併結果為 128， hfffd—fffd—fffe_0001—0000—0000—0000—0000;④ 次高位為0，次低位為l，低位為l時，修正值合併結果為 128， hfffd—fffd—fffe_0001_0000—0001—0000_0000; 次高位為l，次低位為O，低位為O時，修正值合併結果為-128， hfffd—fffe—fffe_0000_0000—0000_0000_0000; 次高位為l，次低位為O，低位為1時，修正值合併結果為128， hfffd—fffe_fffe—0000—0000—0001—0000—0000;⑦ 次高位為l，次低位為l，低位為O時，修正值合併結果為 128， hfffd—fffe—fffe—0001_0000—0000_0000_0000;⑧ 次高位為l，次低位為l，低位為1時，修正值合併結果為 128， hfffd—fffe—fffe—0001—0000—0001—0000—0000 。
3、根據權利要求2所述的子字並行整數乘法器，其特徵在於所述修正值選擇模塊 進行修正值合併時，大部分修正位是固定的，只有第97位、96位、64位、32位修正位 根據各子字乘積符號組合不同而有變化，且變化有規律可循，其中第97位、96位修正位 根據次高位子字乘積符號變化，第64位修正位根據次低位子字乘積符號變化，第32位 修正位根據低位子字乘積符號變化，其餘各修正位都是固定值，當作子字並行模式乘法 操作時只要將其與部分積一同送入部分積壓縮單元累加即可。
全文摘要
本發明公開了一種子字並行整數乘法器，它的數據預處理模塊根據操作模式和符號控制信號對被乘數和乘數進行擴展，產生相應的4組被乘數和4組乘數，修正值選擇模塊用來根據操作模式及乘積結果的符號位對修正值進行選擇和合併修正值，部分產生模塊的輸入為數據預處理模塊產生的4組被乘數、4組乘數和控制信號，輸出為部分積，每組部分產生模塊由一組Booth編碼單元和一組部分積選擇單元組成；部分積壓縮樹模塊用來對部分產生模塊產生的部分積和合併後的修正值進行壓縮。本發明是一種結構簡單、簡化了算法和實現、能夠使部分積壓縮單元的延遲減小，提高整個乘法器的性能的子字並行整數乘法器。
文檔編號G06F7/533GK101110016SQ20071003565
公開日2008年1月23日 申請日期2007年8月29日 優先權日2007年8月29日
發明者樂大珩, 何小威, 婷 劉, 喻仁峰, 巖 孫, 張民選, 徐煒遐, 李少青, 董蘭飛, 鵬 賀, 趙振宇, 鄭東裕, 陳吉華, 陳怒興, 馬劍武 申請人:中國人民解放軍國防科學技術大學