高速時鐘和數據恢復系統的製作方法
2023-07-04 03:04:46
專利名稱：高速時鐘和數據恢復系統的製作方法
技術領域：
本發明涉及通信設備，尤其涉及一種為高速通信鏈路恢復計時信息和數據的系統和方法。
背景技術：
在過去的十年裡，處理器速度和存儲器容量都有顯著的增長。結果，對網絡中設備之間高速傳輸大量數據的需求也增長了。能夠有效地接收和發送高速數據的收發器是這些高速網絡的關鍵組成部分。
為了可靠地處理被接收的數據信號，接收器必須使其運作特徵與被接收的數據信號的特徵相匹配。例如，為了最小化數據恢復的錯誤，接收器不時產生時鐘信號以取樣被接收的數據信號，這樣可使數據得到最佳恢復。為了實現這種最佳的數據恢復，接收器必須將取樣時鐘鎖定在數據發送器的時鐘上。接收器內的時鐘和數據恢復(CDR)電路是一個典型的用來從被接收的數據信號中恢復發送時鐘的電路。
許多常規的模擬CDR電路使用模擬鎖相環(PLL)進行頻率和相位的捕獲(acquisition)。模擬PLL電路通常包括串聯在一起的相位檢測器、迴路濾波器、以及壓控振蕩器(VCO)。VCO的輸出(也就是被恢復的時鐘)反饋到相位檢測器的輸入端，作為相位檢測器的輸入。相位檢測器將輸入數據信號的相位與被恢復的時鐘的相位進行比較，並產生指示相位差異的輸出信號。
這些模擬PLL電路有幾種局限。由於電路通常使用高階迴路，並有取決於信號跳變密度(transition density)的迴路增益，模擬PLL電路容易受此影響而變得不穩定。而且，由於這些電路具有不受限制的頻率捕獲特徵，該電路可能會錯誤地鎖定數據信號的假狀態和諧波(spurious tones and harmonics)。為了解決這些問題，模擬PLL電路經常使用複雜的電路來協助進行頻率捕獲。
其它常規的CDR電路使用模擬延時鎖定迴路(DLL)進行頻率和相位的捕獲。模擬DLL電路通常包括串聯在一起的相位檢測器(例如哈吉檢測器)、迴路濾波器、以及包括延時部件的模擬控制可變延時模塊。該模擬控制的可變延時模塊從本地頻率源和迴路濾波器處接收輸入。然後延時模塊產生輸出信號(也就是被恢復的時鐘)，該輸出信號反饋到相位檢測器的輸入端，作為相位檢測器的輸入信號。由於延時模塊的性能隨著生產過程、溫度以及電源電壓的變化而變化，這種類型的DLL很難為大批量生產而設計，因此應用範圍有限。
另外，允許在不同的迴路帶寬上進行相位捕獲和跟蹤的模擬實施方式比起上述的常規的模擬CDR，其複雜性更高，並且仍然容易受到由生產過程、溫度和電壓變化的影響而引起性能的降低。
許多常規的數字CDR電路採用數字DLL，該數字DLL包括串聯在一起的二進位相位檢測器(也稱為「bang-bang」型相位檢測器)、相位累加器，以及相位調節部件。這些數字CDR電路通常用在數據有效載荷的同步或訓練序列的前向傳輸很長且包括許多個周期的應用中。由於二進位相位檢測器有較高的檢測增益，必須採用足夠小的迴路帶寬來防止所恢復的時鐘裡較大的相位階躍。在相位跟蹤內，需要這種小迴路帶寬來拒絕或濾波高頻的、周期至周期型的抖動。但是，小迴路帶寬也意味著相位捕獲過程中響應時間較慢。在數據之前的同步序列因受限而較短的情況下，捕獲過程中較慢的響應時間限制了這些DLL電路在這種情況下的應用。
上述常規DLL的相位調節部件一般使用分接式延遲線方式實施。電路總的延遲由多路復用器設定，該多路復用器選擇延時輸出中一個輸出的作為被恢復的時鐘。在這些實施方式中，由於不能反饋延時信號的相位，這種類型的DLL被限制在有限的頻率和相位捕獲範圍內。每個部件中的延時隨溫度、生產過程變化、以及電源電壓而變化，這個事實更加加劇了這種限制。因此，獲得足夠的相位和頻率捕獲的能力更加困難。而且，對於較長的分接式延遲線，由於信號通過多個延遲部件，抖動被累加。因此如果使用最後的幾個分接式延遲線，會導致較高的自引入抖動。
使用如上所述的那些常規數字或模擬CDR電路的另一個潛在限制是，可能發生被恢復時鐘的相位在任何方向上都沒有移動的狀態(被稱為「死狀態」或者「亞穩定狀態」)。當同步序列有抖動、任務時鐘(duty clock)失真、時鐘沒有正確排列時，可發生死狀態。在同步周期的數量較少、要求較快捕獲或鎖定響應的系統中，是不希望有這種影響的。
因此，需要一種能夠檢測並快速減輕亞穩定狀態的時鐘和數據恢復系統。
還需要一種能提供系統增益的時間變化調節的時鐘和數據恢復系統。
發明內容
根據本發明的一些方面，提供了一種可檢測並快速減輕亞穩定狀態的時鐘和數據恢復系統。該時鐘和數據恢復系統包括串聯在一起的取樣模塊、相位檢測器、增益調節模塊、相位累加器以及相位插值器。相位插值器的輸出反饋到取樣模塊的輸入端。該相位檢測器包括解決亞穩定的邏輯電路，該電路可被配置來確定何時出現亞穩定狀態，並產生輸出信號來快速減輕這種狀況。
根據本發明的其它方面，提供了一種具有時間變化增益調節的數據恢復系統。在這方面，時鐘和數據恢復系統包括串聯在系統輸入和輸出之間的取樣模塊、相位檢測器、增益調節模塊、相位累加器、以及相位插值器，以及連接在系統輸入和增益調節模塊之間的分組起點檢測器和增益控制邏輯模塊。分組起點檢測器對與輸入數據流有關的前同步碼的起點進行檢測。在本發明的一個特徵中，系統增益值取決於流逝的時間周期的數量。
根據本發明的又一方面，提供了一種具有改進的線性性能的相位插值器，所述相位插值器包括多個第一分支電路，每個第一分支電路均包括差分電晶體對、開關和電流源，它們連接在第一輸出和第一電源電壓之間；多個第二分支電路，每個第二分支電路均有差分電晶體對、開關和電流源，它們連接在第二輸出和第一電源電壓之間。該相位插值器還包括連接在第二電源電壓與第一輸出之間的第一電阻，以及連接在第二電源電壓與第二輸出之間的第二電阻。在另一個特徵中，相位插值器包括連接到多個第一分支電路和多個第二分支電路的積分器部分。
根據本發明的一方面，提供一種時鐘和數據恢復系統，包括分組起點檢測器，用於檢測輸入數據流的前同步碼的起點；與分組起點檢測器相連的增益控制邏輯模塊，所述增益控制邏輯模塊用於確定增益值；相位插值器，用於產生被恢復的時鐘(recovered clock)信號；與相位插值器相連的取樣模塊，該取樣模塊包括利用被恢復的時鐘信號對數據流進行取樣的邏輯電路；與取樣模塊相連的相位檢測器，所述相位檢測器產生相位調節信號；與相位檢測器、增益控制邏輯模塊和相位累加器相連的增益調節模塊，所述增益調節模塊將從增益控制邏輯模塊接收到的增益值應用於相位調節信號；以及與增益調節模塊和相位插值器相連的相位累加器。
優先地，所述增益值是根據流逝的時鐘周期的數量而確定的。
優選地，所述增益控制邏輯模塊包括數據結構，所述數據結構中包括增益值。
優選地，所述相位檢測器包括相位檢測邏輯電路；以及解決亞穩定的邏輯電路，用來減輕亞穩定狀態。
優選地，所述相位檢測器還包括包括相位調節信號值的數據結構，所述相位調節信號值取決於所接收的取樣信號值。
優選地，相位調節信號值用於減輕亞穩定狀態。
優選地，相位檢測器與增益控制邏輯模塊相連。
優選地，相位檢測器還用於產生增益控制信號，並將所述增益控制信號傳送給增益控制邏輯模塊。
優選地，相位檢測器被配置成當檢測到亞穩定狀態時，產生增益控制信號。
優選地，所述相位插值器包括多個第一分支電路，其中每個第一分支電路包括
在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸入相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸入相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸入相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸入相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，以及與第二開關和第一電源電壓相連的第二電流源；連接在第二電源電壓與第一輸出之間的第一電阻；以及連接在第二電源電壓與第二輸出之間的第二電阻。
優選地，所述第一電阻是電晶體。
優選地，所述第二電阻是電晶體。
優選地，所述第二信號是第一信號的補充(complement)。
優選地，所述第三信號與第一信號的相位有偏移(the third signal is offset inphase from the first signal)。
優選地，所述第四信號是第三信號的補充(complement)。
優選地，所述相位插值器包括電壓積分器；多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸入相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸入相連；
與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸入相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸入相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，以及與第二開關和第一電源電壓相連的第二電流源。
優選地，所述電壓積分包括第五電晶體，其中第五電晶體的源極與第二電源電壓相連，第五電晶體的漏極與第一輸出相連；連接在第二電源電壓與第一輸出之間的第一電阻；連接在第二電源電壓與第一輸出之間的第一電容器；連接在第二電源電壓與第二輸出之間的第二電容器；連接在第二電源電壓與第二輸出之間的第二電阻；以及第六電晶體，其中第六電晶體的源極與第二電源電壓相連，第六電晶體的漏極與第二輸出相連，其中第五電晶體的柵極和第六電晶體的柵極均與偏壓相連。
優選地，所述第一電阻是電晶體。
優選地，所述第二電阻是電晶體。
優選地，所述第二信號是第一信號的補充(complement)。
優選地，所述第三信號與第一信號的相位有偏移(the third signal is offset inphase from the first signal)。
優選地，所述第四信號是第三信號的補充(complement)。
根據本發明的另一方面，提供了一種在時鐘和數據恢復系統中進行時變增益調節的方法，包括如下步驟(a)檢測與輸入數據流相關的前同步碼的起點；
(b)將系統增益值設定為初始值；(c)在至少一個周期中，將系統增益值應用於相位調節信號；(d)確定系統增益值是否等於系統最終的增益值；(e)如果確定系統增益等於最終的增益，在剩下的周期中，將最終增益值應用於相位調節信號；以及(f)如果確定系統增益不等於最終增益，減小系統增益值。優選地，所述方法還包括重複步驟(c)，(d)和(e)，直至系統增益等於最終增益。優選地，最初增益是時鐘和數據恢復系統可接受的最大增益。優選地，在步驟(f)中減少的增益值取決於流逝的時鐘周期的數量。優選地，步驟(f)包括訪問數據結構，該數據結構取決於流逝的時鐘周期；以及重獲系統的增益值。
優選地，所述方法還包括，在步驟(c)之前確定是否出現亞穩定狀態；如果出現亞穩定狀態，配置相位調節信號，以促使時鐘和數據恢復系統從亞穩定狀態轉移；以及如果沒出現亞穩定狀態，配置相位調節信號，以表示所取樣信號的相位差異。
優選地，確定是否發生出現亞穩定狀態的步驟包括訪問與取樣信號的值相關的數據。
優選地，所述方法還包括如果出現亞穩定狀態將系統的增益值設定為恢復值。
優選地，恢復值是時鐘和數據恢復系統可以接受的最大增益。
根據本發明的又一方面，提供了一種相位插值器，包括多個第一分支電路，其中每個第一分支電路包括
在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，與第二開關和第一電源電壓相連的第二電流源；連接在第二電源電壓與第一輸出之間的第一電阻；以及連接在第二電源電壓與第二輸出之間的第二電阻。
優選地，所述第一電阻是電晶體。
優選地，所述第二電阻是電晶體。
優選地，所述第一電晶體、第二電晶體、第三電晶體和第四電晶體是NMOS電晶體。
優選地，所述第二信號是第一信號的補充(complement)。
優選地，所述第三信號與第一信號的相位有偏移(the third signal is offset inphase from the first signal)。
優選地，所述第四信號是第三信號的補充(complement)。
根據本發明的再一方面，提供了一種相位插值器，包括電壓積分器；多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；
在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，以及與第二開關和第一電源電壓相連的第二電流源。
優選地，所述電壓積分器包括第五電晶體，其中第五電晶體的源極與第二電源電壓相連，第五電晶體的漏極與第一輸出相連；連接在第二電源電壓與第一輸出之間的第一電阻；連接在第二電源電壓與第一輸出之間的第一電容器；連接在第二電源電壓與第二輸出之間的第二電容器；連接在第二電源電壓與第二輸出之間的第二電阻；以及第六電晶體，其中第六電晶體的源極與第二電源電壓相連，第六電晶體的漏極與第二輸出相連，其中第五電晶體的柵極和第六電晶體的柵極均與偏壓相連。
優選地，所述第一電晶體、第二電晶體、第三電晶體和第四電晶體是NMOS電晶體。
優選地，所述第一電阻是電晶體。
優選地，所述第二電阻是電晶體。
優選地，所述電流源是加權的。
優選地，所述第二信號是第一信號的補充(complement)。
優選地，所述第三信號與第一信號的相位有偏移(the third signal is offset inphase from the first signal)。
優選地，所述第四信號是第三信號的補充(complement)。
根據本發明的另一方面，提供了一種解決亞穩定的方法，包括確定是否出現亞穩定狀態；如果出現亞穩定狀態，產生相位調節信號，以促使時鐘和數據恢復系統從亞穩定狀態轉移；以及如果沒出現亞穩定狀態，產生相位調節信號，以表示所取樣信號的相位差異。
優選地，確定是否出現亞穩定狀態的步驟包括訪問與取樣信號的值相關的數據。
優選地，所述方法還包括如果出現亞穩定狀態將系統的增益值設定為恢復值；以及在一個或多個周期中將系統增益應用於相位調節信號。
優選地，該方法還包括如下步驟確定系統增益值是否等於系統最終的增益值；如果確定系統增益等於最終的增益，在剩下的周期中，將最終增益值應用於相位調節信號；以及如果確定系統增益不等於最終增益，減小系統增益值。
根據本發明的一方面，提供一種系統，包括相位插值器，其中相位差值器包括多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關；與第二開關和第一電源電壓相連的第二電流源；連接在第二電源電壓與第一輸出之間的第一電阻；以及連接在第二電源電壓與第二輸出之間的第二電阻。
優選地，所述系統還包括與相位插值器相連的積分器。
優選地，所述積分器包括第一差分對電路，包括第一差分對電晶體和第二差分對電晶體，其中第一差分對電晶體的漏極與第一輸出相連，第二差分對電晶體的漏極與第二輸出相連；第一電容和電阻反饋部分，其中該第一電容和電阻反饋部分包括與第一輸入和第一差分電晶體的柵極相連的第一電阻器，其中所述第一輸入接收第一電壓，與第一差分電晶體的柵極和漏極相連的第二電阻器，以及與第一差分電晶體的柵極和漏極相連的第一電容器；第二電容和電阻反饋部分，其中該第二電容和電阻反饋部分包括與第二輸入和第二差分電晶體的柵極相連的第三電阻器，其中所述第二輸入接收第二電壓，與第二差分電晶體的柵極和漏極相連的第四電阻器，以及與第二差分電晶體的柵極和漏極相連的第二電容器；與第一電源電壓和第一差分電晶體的漏極相連的第五電阻；以及與第一電源電壓和第二差分電晶體的漏極相連的第六電阻；與第一差分電晶體的源極、第二差分電晶體的源極、以及第二電源電壓相連的電流源。
優選地，所述系統是時鐘和數據恢復系統，優選地，所述系統是頻率合成電路。
優選地，所述系統是IQ調製器。
通過以下對本發明的詳細描述，本發明的這些和其它目的、優點和特徵將會變得更加明顯。
附圖合併在此並構成說明書的一部分，闡釋了本發明，並與說明書一起進一步解釋了本發明的原理，使熟悉相關技術的人員能夠實施並使用本發明。
圖1是根據本發明的實施例、使用數字延時鎖定迴路(DLL)的高速時鐘和數據恢復(CDR)系統的方框圖。
圖2A和2B是輸入波形典型取樣點的示意圖。
圖3是增益值的典型圖表，該增益值是由增益控制邏輯模塊產生的時鐘周期的函數。
圖4是由增益調節模塊產生的6位輸出信號值的典型圖表。
圖5是根據本發明的實施例、典型的相位累加器的示意圖。
圖6示出了相位插值器的輸入信號和輸出信號的示意圖，該相位插值器使用兩個相互正交的輸入時鐘相位。
圖7描述了根據本發明實施例的相位插值器。
圖8A是根據本發明的實施例、典型的取樣模塊的方框圖。
圖8B是根據本發明的實施例、取樣間隔的方框圖。
圖9A，9B和9C示出了三種典型的亞穩定狀態的示意圖。
圖10A是根據本發明的實施例、具有亞穩定狀態解決方案的相位檢測器的示意圖。
圖10B是根據本發明的實施例、典型的數據結構示意圖。
圖11是在CDR系統中，時變增益調節方法的流程圖。
圖12是根據本發明的實施例、在CDR系統中解決亞穩定的方法的流程圖。
圖13A是根據本發明的實施例、具有增強的亞穩定狀態解決方案的高速CDR系統的方框圖。
圖13B是根據本發明的實施例、典型的數據結構的示意圖。
圖14是根據本發明的實施例、CDR系統中增強的亞穩定解決方案的方法流程圖。
圖15是根據本發明的實施例、改進了線性性能的相位插值器的示意圖。
圖16是由不帶積分的相位插值器和帶積分的相位插值器產生的典型波形的示意圖。
圖17是根據本發明的實施例、帶有積分器的相位插值器的示意圖。
圖18是根據本發明的第二實施例、典型的帶有積分器的相位插值器的示意圖。
以下將參照附圖對本發明進行描述。附圖中，相同的附圖標記表示相同的或功能類似的部件。另外，附圖標記最左邊的數字表示第一次出現該附圖標記的附圖的編號。
具體實施例方式
I.高速、快速捕獲和低抖動跟蹤的CDR系統A.系統結構圖1是根據本發明的實施例、使用一階數字延時鎖定迴路(DLL)的高速時鐘和數據恢復(CDR)系統100的方框圖。CDR系統100提供了時變增益調節，允許在捕獲階段有高的迴路增益，以快速鎖定相位；允許在跟蹤模式中有小的迴路增益，以較好地防止抖動。CDR系統100包括串聯在CDR系統輸入104和輸出190之間的取樣模塊110、相位檢測器120、增益調節模塊130、相位累加器140以及相位插值器150。CDR系統100還可包括連接在CDR系統輸入104和增益調節模塊130之間的可選的分組起點檢測器170和可選的增益控制邏輯模塊180。
在系統100中，取樣模塊110接收輸入數據信號102和由相位插值器150產生的被恢復的時鐘信號198。取樣模塊110的配置使其能夠使用被恢復的時鐘信號198在一個或多個點及時對輸入數據流102進行取樣。取樣模塊110的配置還可使其產生一個或多個輸出信號119A-119N，每個取樣點一個輸出信號，並將被取樣的數據信號傳送給相位檢測器120。
相位檢測器120從取樣模塊110接收被取樣的數據信號(例如，119A至N)。相位檢測器120被配置成可檢測接收到的取樣信號119A-N與被恢復的時鐘信號198之間的相位差異。相位檢測器120還被配置成可產生輸出信號129。輸出信號129控制DLL的取樣速度(例如促使系統加快取樣或減慢取樣)。在一個實施例中，輸出信號129能夠傳送符號和幅值信息。例如，輸出信號129可以是2位二進位數字，有一位符號分量和一位幅值分量。選擇性地，輸出信號129可以是單個的表示符號和幅值兩者的位流。
圖2A和2B是相位檢測器120可遇到的典型的取樣方案示意圖。圖2A是取樣模塊110的取樣點(TA，TB和TC)領先於輸入波形的方案的示意圖。在這種方案中，每個取樣時間前於(也就是領先於)最佳的取樣時間。信號的最佳取樣點通常位於每個數據位的中央。在實施例中，被恢復的時鐘298A的上升沿用來取樣輸入數據202A，以產生被恢復的數據流。如圖2A所示，取樣信號298A的相位領先於輸入數據信號202A的相位。響應接收取樣點指示的這個領先方案，相位檢測器120產生一個控制信號，使取樣信號298A相對於輸入數據信號202A有一個延遲。在這個例子中，相位檢測器120產生有符號和幅值的輸出信號129，促使迴路減慢取樣(例如，輸出＝00)。
圖2B示出了取樣模塊110的取樣點落後於輸入數據信號202B的情形。在這個例子中，相位檢測器120產生有符號和幅值的輸出信號129，促使迴路加速取樣(例如，輸出＝11)。
回到圖1，CDR系統100還包括可選的分組起點檢測器170和可選的增益控制邏輯模塊180，它們連接在輸入104和增益調節模塊130之間，允許時變增益調節。當出現時(when present)，分組起點檢測器170接收輸入數據信號102。分組起點檢測器170被配置成可檢測何時已開始接收輸入數據信號102的前同步碼，並將檢測結果傳送給增益控制邏輯模塊180。因此，在一開始接收前同步碼，即可得到分組起點檢測器170的輸出。
雖然圖1將分組起點檢測器170和增益控制邏輯模塊180作為兩個單獨的部件件示出，本領域的普通技術人員將會意識到，分組起點檢測器170和增益控制邏輯模塊180可以其它的配置方式實施，如在同一個邏輯模塊中實施。
增益控制邏輯模塊180包括邏輯和/或電路，以確定增益調節模塊130使用的合適增益值。該確定取決於流逝的時鐘周期的數量和/或從系統100的其他部件中接收的信息。增益控制邏輯模塊180將被確定的增益值傳送給增益調節模塊130。
在實施例中，增益控制邏輯模塊180包括用於存儲預計算增益值的數據結構。圖3示出了包括預計算的增益值的典型數據結構382，該預計算的增益值取決於流逝的時鐘周期。如表382中可以看到的，在每個時鐘周期後，增益值被減半，直至達到增益值為1。在剩下的時鐘周期中，增益值保持為1。如本領域的普通技術人員將會理解的，計算增益值的其它方法也可以用來實現(populate)數據結構382。
增益調節模塊130被配置成可根據增益值和從相位檢測器120接收的信號來調節系統100的總增益。在一實施例中，增益值可從增益控制邏輯模塊180中接收。在另一實施例中，增益值在本地存儲或計算。增益調節模塊130產生具有一位或多位的(例如b位)輸出信號139，並將該信號傳送給相位累加器140。圖4示出了取決於各種增益值的6位輸出信號139的值的典型圖表432。在表432中，s表示該位使用了信號129的符號分量值，z表示該位使用了信號129的幅值分量值。
相位累加器140與增益調節模塊130和相位插值器150相連。相位累加器140用作數字積分器。累加器最重要的p輸出位在信號149中被傳送給相位插值器，以調節被恢復的時鐘的相位。圖5是典型的相位累加器540的示意圖。相位累加器540包括與累加器544相連的加法器電路541。加法器電路541接收增益調節模塊130的輸出信號139，並接收累加器544的輸出信號549。本領域的技術人員將會理解，本發明的相位累加器140還可使用其它方式實施。
相位插值器150與相位累加器140、取樣模塊110、以及系統輸出190相連。相位插值器150被配置成可接收時鐘信號192和接收相位累加器140的輸出信號149。使用這些輸入，相位插值器150產生信號198(也就是取樣時鐘信號或被恢復的時鐘信號)並將該信號傳送給取樣模塊110。
通常，相位插值器接收在相位上間隔相等的時鐘信號，並產生輸出時鐘，輸出時鐘的相位是輸入時鐘相位的線性插值。插值相位是數字輸入字和時鐘信號192的輸入相位的函數，其中數字輸入字是，例如，來自相位累加器140的信號149，它可以是電壓或電流。圖6是相位插值器的輸入信號652、654和輸出信號656的示意圖，該相位插值器使用兩個相位正交的輸入時鐘相位。該相位插值器產生輸出時鐘信號656，在該時鐘信號656中，相位有由數字輸入字確定的一定數量的離散相位階躍(phase steps)。
在本發明的一個實施例中，相位插值器150是常規的相位插值器。圖7示出了典型的常規相位插值器750。相位插值器750包括兩個差分電路752和754，每個差分電路均接收相位正交的兩個時鐘信號。電流源775a和755b與差分電路752相連。電流源759a和759b與差分電路754相連。該電流源用來為每個電路設定理想的電流比。例如，差分電路對I 752接收總電流的一部分，差分電路對Q 754接收總電流的剩餘部分。可通過設定開關754a、754b、758a和758b的位置(例如通過控制信號)來控制電流比。電流比用來設定與輸入時鐘信號有關的輸出時鐘相位。
例如，如果差分電路對I 752接收全部電流量(例如，開關754a和開關754b閉合)，差分電路對Q 754沒有電流(例如，開關758a和758b斷開)，那麼輸出相位將會與輸入時鐘相位I對齊(align with同相)。如果兩個差分電路對接收的電流量相同(也就是總量的一半)，那麼輸出時鐘相位將會在兩個時鐘相位的中間。
1.取樣模塊圖8A是根據本發明實施例的典型的取樣模塊810的方框圖。取樣模塊810包括三個D型觸發器(DFF)812、814和816。DFF812和DFF816分別在時鐘輸入端812a和816a接收由相位插值器150產生的被恢復的時鐘信號198。DFF814在其時鐘輸入端814a接收反向的被恢復的時鐘信號。DFF812和DFF814也在其第二輸入端812b和814b接收輸入數據信號102。DFF816在其第二輸入端816b接收DFF812的輸出。
如圖8B所示，DFF在三個點TA、TB和TC處取樣輸入數據信號102。DFF812的輸出信號819A應用於相位檢測器120的第一輸入和DFF816的第二輸入，DFF814的輸出信號819B應用於相位檢測器120的第二輸入，DFF816的輸出信號819C應用於相位檢測器120的第三輸入。雖然圖8A所示的取樣模塊110包括三個D型觸發器，本領域的技術人員將會意識到，在本發明中可以採用其它方式實施取樣模塊110。
2.帶有亞穩定狀態解決方法的相位檢測器在本發明的實施例中，相位檢測器120是常規的相位檢測器，包括相位檢測邏輯和/或電路。但是，如上所述，常規的相位檢測器檢測和減輕死狀態或亞穩定狀態的能力有限。圖9A-9C示出了三種典型的亞穩定狀態的情況。圖9A示出了取樣點與輸入波形902相對對齊(oppositely aligned with)的亞穩定狀態。在圖9B和9C中，輸入波形902的佔空因數不是百分之五十。在這些情況下，亞穩定狀態發生的可能性很高。在亞穩定狀態下，輸出信號不會促使DLL加速或減慢取樣。相位檢測器的不作為導致迴路停留在亞穩定狀態。結果，DLL不能調節被恢復的時鐘以實現輸入數據信號的最佳取樣。
在一般應用中，接收器CDR時鐘源的頻率與輸入數據信號的頻率之間存在頻率漂移。因此，在數據之前有長同步脈衝的應用中，亞穩定狀態不是問題，因為DLL有足夠的時間使頻率漂移從亞穩定狀態轉移。但是，在前同步碼(或同步脈衝)較短的應用中，DLL不能依靠頻率漂移來解決亞穩定狀態。在這些應用中，要求更快速的解決亞穩定狀態的方法。
在本發明的實施例中，相位檢測器120包括解決亞穩定的邏輯電路。圖10A示出了帶有亞穩定解決方案的相位檢測器1020。相位檢測器1020包括相位檢測邏輯電路1022和解決亞穩定的邏輯電路1024。解決亞穩定的邏輯電路被配置成可確定何時出現亞穩定狀態，並產生輸入信號1029來減輕這種狀態。當沒有檢測到亞穩定狀態時，輸出信號1029根據所檢測到的相位差異來調節DLL的取樣。當檢測到亞穩定狀態時，輸出信號1029在特定的方向強迫DLL，促使DLL在儘可能短的時間內從亞穩定狀態轉移。
在本發明的實施例中，相位檢測器1020包括可選擇的數據結構1026。解決亞穩定的邏輯電路1024被配置成可存取數據結構以確定是否出現亞穩定狀態，並根據所接收的輸入信號確定合適的輸出信號。在實施例中，根據相位檢測器所接收的輸入信號值識別亞穩定狀態。當然，其它的方法也可以用來識別亞穩定狀態。
圖10B示出了根據本發明實施例的典型的數據結構1026B。在圖10B所示的典型的數據結構1026B中，可選擇的數據結構1026包括數據組(entries)1021a-1021h，這些數據組代表輸入信號1019A至1019N的組合。每個數據組1021a-1021h包括帶有符號分量欄位1023和幅值分量欄位1025的輸出信號欄位。雖然圖10B所示出的符號和幅值分量都只有預定的一位值，但是本領域的普通技術人員將會意識到，在本發明中可使用其它格式和數值的符號和幅值分量。
例如，在圖10B中，數據組1021c和1021f分別表示圖9B和9C中所示的亞穩定狀態(被取樣的輸入信號值等於010和101)。在這兩種情況下，不帶有亞穩定狀態檢測和解決方案邏輯電路的二進位相位檢測器都將產生符號分量等於0、幅值分量等於0的輸出信號。結果，DLL對調節被恢復的時鐘信號不起作用。但是，如圖10B所示，帶有解決亞穩定的邏輯電路的相位檢測器在每種情況下，產生符號分量的值等於1，幅值分量的值也等於1。因此，相位檢測器強迫DLL從亞穩定狀態轉移。
B.方法1.時變增益調節的方法圖11是CDR系統中時變增益調節方法1100的流程圖。參照圖1中所示的典型CDR系統100來描述方法1100。但是，方法1100不限於此實施例。要注意的是，方法1100中的一些步驟不是必須按圖中所示的順序執行。
當檢測到前同步碼的起點時，方法1100開始步驟1110。在實施例中，前同步碼的起點被分組起點檢測器170檢測到。
在步驟1120中，迴路的增益值設定為初始值。在實施例中，初始值是CDR系統可接受的最大增益值。如本領域的技術人員將會理解的，也可使用其它的初始值。
在步驟1130中，將在步驟1120或步驟1160中確定的系統增益值在一個或多個周期中應用於相位檢測器產生的相位調節信號。
在步驟1140中，確定系統增益值是否等於系統的最終增益值。最終增益值是將應用於剩餘的周期中的最小(或最終)增益。如果系統增益等於最終增益，操作繼續至步驟1150。如果系統增益不等於最終增益，操作繼續至步驟1160。
在步驟1150中，在剩餘的周期中，將最終增益值應用於相位檢測器產生的相位調節信號中。
在步驟1160中，減小系統增益值。在實施例中，通過訪問數據結構來確定減小的增益值，該數據結構存有預計算的增益值。例如，可訪問在圖3中所示的典型數據結構382。在另一個實施例中，可實時計算增益值。如本領域的技術人員將會理解的，使用可獲得的信息確定增益值的其它方法也可用在本發明中。然後，操作回到步驟1130。
重複步驟1130、1140和1160直至系統增益值等於最終增益。
將上述時變增益調節結合於CDR系統100中能夠在同步相位中進行快速捕獲，以及實際數據接收階段中取得低抖動性能。例如，在數據分組傳輸的起點，同步脈衝序列是可利用的。通過應用最大增益值，迴路在儘可能快的時間內與輸入數據分組跳變對齊(align to)。隨著同步階段中的時間流逝，增益逐漸降低。因此，至實際數據的有效載荷被接收時，迴路增益減小至足夠小的值，被恢復的時鐘與輸入數據信號對齊。這種對齊代表了具有最小誤碼的最佳取樣點。
2.解決亞穩定狀態的方法圖12是根據本發明的實施例在CDR系統中解決亞穩定狀態的方法1200的流程圖。方法1200將參照圖10A中所示的典型相位檢測器1020和圖1中所示的典型CDR系統100進行描述。但是，方法1200並不限於這些實施例。要注意的是，方法1200中的一些步驟不是必須按圖中所示的順序執行。
當相位檢測器120從取樣模塊110接收被取樣的數據信號時，方法1200開始步驟1210。
在步驟1220中，確定在CDR系統中是否出現亞穩定狀態。在實施例中，通過訪問與被接收的取樣數據信號相關的數據來檢測亞穩定狀態。例如，數據可存儲在數據結構中，如上面參照圖10B所描述的。如果檢測到亞穩定狀態，操作繼續至步驟1240。如果沒有檢測到亞穩定狀態，操作繼續至步驟1230。
在步驟1230中，相位檢測器根據檢測到的相位差異產生信號，並將該信號傳送給增益調節模塊130。然後操作繼續至步驟1250。
在步驟1240中，確定輸出信號值以強迫CDR在儘可能最短的時間內從亞穩定狀態轉移，並產生修改後的輸出信號。在實施例中，通過訪問與被接收的取樣數據信號值相關的數據來確定輸出值。例如，數據可存儲在數據結構中，如參照圖10B所描述的。
在步驟1250中，相位檢測器將修改後的輸出信號傳送給增益調節模塊130。
II.具有增強亞穩定解決方案的快速捕獲和低抖動跟蹤的CDR系統圖13A示出了根據本發明實施例的具有增強的亞穩定解決方案的系統1300。系統1300包括與取樣模塊1310、增益調節模塊1330、以及增益控制邏輯電路1380連接的相位檢測器1320。取樣模塊1310、增益調節模塊1330、以及增益控制邏輯電路1380如上面參照圖1所描述。相位檢測器1320包括相位檢測邏輯電路1322、增強的亞穩定邏輯電路1324，以及可選的數據結構1326。解決亞穩定的邏輯電路1324被配置成可確定何時出現亞穩定狀態並產生兩個輸出信號1327和1329。輸出信號1329被傳送給增益調節模塊1330。輸出信號1329根據檢測到的相位差異來調節系統1300的取樣相位輸出。當壓穩定狀態發生時，輸出信號1329強制在特定的方向取樣(output signal 1329forces sampling in a specific direction)。
輸出信號1327被傳送給增益控制邏輯電路1380。當檢測到亞穩定狀態時，輸出信號1327將系統1300的增益值重新設置為恢復值。在實施例中，該恢復值是CDR系統可接受的最大增益值。通過將該值設定為最大增益，在從亞穩定狀態轉移的過程中，系統1300可獲得可能的最大相位階躍(phase step)。在本發明的實施例中，僅在遇到亞穩定狀態時，才發送輸出信號1327。在選擇性的實施例中，一直都發送輸出信號1327。當沒有遇到亞穩定狀態時，輸出信號1327中包括有指示增益控制邏輯模塊1380無需動作的信息值。
在本發明的實施例中，相位檢測器1320還包括可選擇的數據結構1326。解決亞穩定的邏輯電路1324訪問該數據結構，以確定是否出現亞穩定狀態，並根據接收到的輸入信號確定將要產生的合適的輸出信號1327和1329。圖13B示出了根據本發明實施例的典型的數據結構1326B。在圖13B描述的典型的數據結構1326B中，可選擇的數據結構1326B包括輸入信號1319A至1319N所有可能的組合的數據組。每個數據組1321a-1321h包括可選擇的信號欄位，該信號欄位帶有輸出信號1329使用的符號分量欄位1323和幅值分量欄位1325，以及輸出信號1327使用的數字值。雖然圖13B所示的符號和幅值分量以及輸出信號1327的值都只有預定的一位值，但是本領域的普通人技術員將會意識到，在本發明中可使用其它格式和數值的符號和幅值分量。
例如，在圖13B中，數據組1321c和1321f分別表示圖9B和9C中所示的亞穩定狀態(被取樣的輸入信號值等於010和101)。如圖13B所示，具有增強的解決亞穩定的邏輯電路的相位檢測器在每種情況下，產生的符號分量的值等於1，幅值分量的值等於1，輸出信號1327的值等於1。因此，相位檢測器1320命令增益控制邏輯模塊1380將系統1300的增益重新設置為系統增益的最大值。
圖14是根據本發明實施例的CDR系統中增強的亞穩定解決方案的方法1400流程圖。方法1400將參照圖13A中所示的典型CDR系統1300進行描述。但是，方法1400並不限於這些實施例。要注意的是，方法1400中的一些步驟不是必須按圖中所示的順序執行。
當相位檢測器1320從取樣模塊110接收被取樣的數據信號時，方法1400從步驟1410處開始。
在步驟1420中，確定CDR系統中是否出現亞穩定狀態。在實施例中，通過訪問與接收到的被取樣數據信號值相關的數據來檢測亞穩定狀態。例如，該數據可存儲在數據結構中，如以上參照圖13B所描述的。如果檢測到亞穩定狀態，操作繼續至步驟1440。如果沒有檢測到亞穩定狀態，操作繼續至步驟1430。
在步驟1430中，相位檢測器根據檢測到的相位差異產生信號，並將該信號傳送給增益調節模塊1330。
在步驟1440中，相位檢測器確定輸出信號值以強迫CDR在儘可能最短的時間內從亞穩定狀態轉移，並產生修改後的輸出信號。在這個步驟中，相位檢測器還要設定增益調節信號1327的值。增益調節信號1327重新設置系統的增益以獲得希望的轉變時間。例如，增益調節信號1327可指示系統增益應該被重新設置為可接受的最大值，以便在從亞穩定狀態轉移的過程中獲得最大的相位階躍。
在步驟1450中，相位檢測器將修改後的輸出信號傳送給增益調節模塊1330，將增益調節信號1327傳送給增益控制邏輯電路1380。在一實施例中，僅當檢測到亞穩定狀態時才傳送增益調節信號1327。在另一實施例中，一直發送增益調節信號1327。
II.增強線性的相位插值器如圖7中所示的常規的相位插值器，有幾種限制。例如至源電壓的輸入電晶體757a、757b、753a和753b的柵極(gate)受到流經電晶體的電流量的影響。反過來，電流量取決於開關754a、754b、758a和758b是關斷還是閉合。由於電流源由將被插值的相位量和電晶體的性能所決定，因而最終的相位不是線性插值。
另外，常規的相位插值器典型地包括兩個差分放大器，每個放大器包括一個差分電晶體對。由於相鄰的差分電晶體對中電流每四分之一時鐘周期開始向內或向外切換，相位插值器產生輸出信號，該輸出信號因從高至低或從低至高轉換而具有相差巨大的斜率(slopes)。這將導致相位以不同的階躍(unequalsteps)插值。
目前一種用來改善相位插值器的相位階躍線性的技術是將相位偏移較小的時鐘源的高階數字(higher number)用作插值器的輸入。這種技術是有問題的，因為相位偏移固定的時鐘源的數字很難產生，且經常只取決於使用了多少級的壓控振蕩器。
另外一種技術是在源信號輸入相位插值器之前，減小輸入時鐘源的斜率(slope)。這在相鄰的時鐘輸入跳變之間產生了更多的時間迭代，並在輸出中產生了更多的線性相位階躍。這個技術的缺點是，斜率的減小使輸入差分對開啟時間對設備的隨機偏移變得更加敏感。例如，由設備偏移引起差分對級的隨機延遲與輸入信號的電壓斜率成反比。這種與其它差分對相關的延時改變引起插值相位錯誤，並使相位線性退化。
A.帶有改進的線性結構的相位插值器圖15示出根據本發明的實施例、改進了線性的相位插值器1500。相位插值器1500可用作CDR系統100中的相位插值器150。雖然相位插值器1500是在討論CDR系統的內容中描述的，但是相位插值器1500也可用在較廣範圍的其它設備中，包括頻率合成電路，如整數-N PLL和分數-N PLL電路，以及基於載波和無線通信的IQ調製器/解調器。
相位插值器1500有多個第一分支電路1510A至1510N，多個第二分支電路1520A至1520N，第一電阻1530，以及第二電阻1540。每個第一分支電路1510A-N包括差分電晶體對1512、開關1516以及電流源1518。差分電晶體對1512包括第一電晶體1512a和第二電晶體1512b。第一電晶體1512a的柵極(gate)與輸入PHI 1572相連，以接收差分輸入信號的一個分量。第一電晶體1512a的漏極(drain)與輸出A 1590和電阻1530相連。第二電晶體1512b的柵極與輸入PHIB 1576相連，以接收差分輸入信號的第二個分量。第二電晶體1512b的漏極與輸出B 1595和電阻1540相連。第一電晶體1512a的源極(source)和第二電晶體1512b的源極與開關1516相連。電流源1518連接在開關1516與接地1585之間。
每個第二分支電路1520A-N包括差分電晶體對1514，開關1526以及電流源1528。差分電晶體對1514包括第一電晶體1514a和第二電晶體1514b。第一電晶體1514a的柵極與輸入PHQ 1574相連，以接收差分輸入信號的一個分量。第一電晶體1514a的漏極與輸出A 1590和電阻1530相連。第二電晶體1514b的柵極與輸入PHQB 1578相連，以接收差分輸入信號的第二個分量。第一電晶體1514b的漏極與輸出B 1595和電阻1540相連。第一電晶體1514a的源極和第二電晶體1514b的源極與開關1516相連。電流源1528連接在開關1526與接地1585之間。
在實施例中，電晶體1512a、1512b、1514a和1514b都是NMOS電晶體。
電阻1530連接在電源電壓1580(VDD)和每個第一分支電路1510A-N的第一電晶體1512a的漏極、每個第二分支電路1520A-N中第一電晶體1514a的漏極以及輸出A 1590之間。電阻1540連接在每個第一分支電路1510A-N的第二電晶體1512b的漏極、每個第二分支電路1520A-N中第二電晶體1514b的漏極以及輸出B 1595之間。
每個分支電路1510A-N和1520A-N都有同樣的電流源1518、1528和開關1516、1526。當每個分支電路的開關開啟(也就是閉合)，輸入電晶體的電壓特性幾乎相同，因為相同的電流流過電晶體。由於每個都貢獻了一單位的電流，每個開啟的差分對為最終相位貢獻了近似相等的階躍改變。
B.帶有積分器的相位插值器通過在相位插值器的輸出端加上理想積分器，可減小由于波形變化而引起的不理想。圖16示出了不帶積分的相位插值器和帶積分的相位插值器產生的典型波形。圖16中的前2個波形，輸入相位1波形1610和輸入相位2波形1620通過5個階躍插值器。波形1630示出了插值器的輸出端的5個插值波形。波形1640表示波形1630的過零點(zero crossing)。如在波形1640中所看到的，前3個插值輸出的過零點被高度壓縮，在下一個過零點之前出現大的相位階躍。波形1650示出了經過積分處理的插值器的輸出。如波形1660中所示，過零點的間隔更均勻。事實上，對於第三個插值輸出，相位是第一個和最後一個插值設定的一半。
圖17示出了根據本發明的實施例的電壓積分器1700。電壓積分器1700也可用在較廣範圍的其它設備中。在實施例中，電壓積分器與插值器的輸出端相連。
電壓積分器1700包括差分電晶體對1712、第一電容和電阻反饋部分1770，以及第二電容和電阻反饋部分1780。其中差分電晶體對1712包含有第一電晶體1712a和第二電晶體1712b。
第一電容和電阻反饋部分1770包括連接在第一電晶體1712a的漏極與柵極之間的電容器1776、連接在第一電晶體1712a的漏極與柵極之間的電阻1774，以及連接在輸入-PHI 1762與第一電晶體1712a的柵極之間的電阻1772。
第二電容和電阻反饋部分1780包括連接在第二電晶體1712b的漏極與柵極之間的電容器1786、連接在第二電晶體1712b的漏極與柵極之間的電阻1784，以及連接在輸入-PHIB 1764與第二電晶體1712b的柵極之間的電阻1782。
電壓積分器1700包括連接在電源電壓1760和第一電晶體1712a的漏極之間的電阻1730，以及連接在電源電壓1760與第二電晶體1712b的漏極之間的電阻1740。輸出A連接到第一電晶體1712a的漏極，輸出B連接到第二電晶體1712b的漏極。電流源1750連接到第一電晶體1712a的源極、第二電晶體1712b的源極和接地1765。
電壓積分器1700本質上是帶有電容和電阻反饋的反相放大器。高頻情況下，反饋在電晶體1712a和1712b的柵極處產生相當低的阻抗或弱虛擬接地(weak virtual ground)。第一電容和電阻反饋部分中的電阻1772和第二電容和電阻反饋部分中的電阻1782與該弱虛擬接地共同將輸入電壓PHI 1762和PHIB 1764轉換成電流，並將該電流合併到電容器1776和1786中。
圖18示出了根據本發明的第二個實施例、帶有積分器的典型的相位插值器1800。相位插值器1800包括多個第一分支電路1500A-N以及多個第二分支電路1520A-N。第一和第二分支電路1510和1520已在以上參照附圖15做了描述。
相位插值器1800還包括積分器部分1850。積分器1850包括電容器1852、電阻1856以及電晶體1862，它們並聯在電源電壓1880和每個分支電路1510A-N和1520A-N中的第一電晶體1512a、1514a的漏極之間。積分器部分1850還包括電容器1854、電阻1858以及電晶體1866，它們並聯在電源電壓1880和每個分支電路1510A-N和1520A-N中的第二電晶體1512b、1514b的漏極之間。
電容器1852和1854是積分電容。在實施例中，電阻1856和1858是高值電阻，用於設置共模電壓。在實施例中，電晶體1862和1864用作電流源負載。
積分器部分1850還包括一個電極相連的電晶體1866和串聯在電晶體1866的漏極和接地1885之間的電流源1868。電晶體1866的柵極連接到電晶體1862的柵極、電晶體1864的柵極以及電流源1868。電晶體1866的源極連接到電源電壓1880，漏極連接到電流源1868。
由於在相位插值器1800中，來自差分對的電流被積分器部分1850直接積分，因此不需要連接到插值器的單獨積分器。
在實施例中，用在相位插值器1800中的電流源1518和1528可作為輸入時鐘源的相位和插值器設置值的個數的函數被加權。然後將當前加權的插值器輸出積分，以進一步改善相位階躍輸出的線性。
3.結論本領域的技術人員將會理解，可不脫離本發明的權利要求所定義的本發明的精神實質和範圍，在此對形式和細節做出各種變化。因此，本發明的寬度和範圍不受任何上述的典型實施例的限制，而僅根據本發明的權利要求和他們的等同條件來定義。
權利要求
1.一種時鐘和數據恢復系統，包括分組起點檢測器，用於檢測輸入數據流的前同步碼的起點；與分組起點檢測器相連的增益控制邏輯模塊，所述增益控制邏輯模塊用於確定增益值；相位插值器，用於產生被恢復的時鐘信號；與相位插值器相連的取樣模塊，該取樣模塊包括利用被恢復的時鐘信號對數據流進行取樣的邏輯電路；與取樣模塊相連的相位檢測器，所述相位檢測器產生相位調節信號；與相位檢測器、增益控制邏輯模塊和相位累加器相連的增益調節模塊，所述增益調節模塊將從增益控制邏輯模塊接收到的增益值應用於相位調節信號；以及與增益調節模塊和相位插值器相連的相位累加器。
2.根據權利要求1所述的時鐘和數據恢復系統，其特徵在於所述增益值是根據流逝的時鐘周期的數量而確定的。
3.根據權利要求1所述的時鐘和數據恢復系統，其特徵在於所述增益控制邏輯模塊包括數據結構，所述數據結構中包括增益值。
4.一種在時鐘和數據恢復系統中進行時變增益調節的方法，包括如下步驟(a)檢測與輸入數據流相關的前同步碼的起點；(b)將系統增益值設定為初始值；(c)在至少一個周期中，將系統增益值應用於相位調節信號；(d)確定系統增益值是否等於系統最終的增益值；(e)如果確定系統增益等於最終的增益，在剩下的周期中，將最終增益值應用於相位調節信號；以及(f)如果確定系統增益不等於最終增益，減小系統增益值。
5.根據權利要求4所述的方法，其特徵在於，還包括重複步驟(c)，(d)和(e)，直至系統增益等於最終增益。
6.一種相位插值器，包括多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，與第二開關和第一電源電壓相連的第二電流源；連接在第二電源電壓與第一輸出之間的第一電阻；以及連接在第二電源電壓與第二輸出之間的第二電阻。
7.根據權利要求6所述的相位插值器，其特徵在於所述第一電阻是電晶體。
8.一種相位插值器，包括電壓積分器；多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關，以及與第二開關和第一電源電壓相連的第二電流源。
9.一種解決亞穩定的方法，包括確定是否出現亞穩定狀態；如果出現亞穩定狀態，產生相位調節信號，以促使時鐘和數據恢復系統從亞穩定狀態轉移；以及如果沒出現亞穩定狀態，產生相位調節信號，以表示取樣信號的相位差異。
10.一種系統，包括相位插值器，其中相位差值器包括多個第一分支電路，其中每個第一分支電路包括在其柵極接收第一信號的第一電晶體，其中第一電晶體的漏極與第一輸出相連；在其柵極接收第二信號的第二電晶體，其中第二電晶體的漏極與第二輸出相連；與第一電晶體的源極和第二電晶體的源極相連的第一開關，以及與第一開關和第一電源電壓相連的第一電流源；多個第二分支電路，其中每個第二分支電路包括在其柵極接收第三信號的第三電晶體，其中第三電晶體的漏極與第一輸出相連；在其柵極接收第四信號的第四電晶體，其中第四電晶體的漏極與第二輸出相連；與第三電晶體的源極和第四電晶體的源極相連的第二開關；與第二開關和第一電源電壓相連的第二電流源；連接在第二電源電壓與第一輸出之間的第一電阻；以及連接在第二電源電壓與第二輸出之間的第二電阻。
全文摘要
本發明涉及一種用來檢測和解決亞穩定狀態的時鐘和數據恢復系統。該時鐘和數據恢復系統包括帶有邏輯電路的相位檢測器，所述邏輯電路用於檢測亞穩定狀態並產生輸出信號以減輕這種狀態。該系統還可包括時變增益調節部分。該部分包括增益控制邏輯電路，該增益控制邏輯電路用於在接收輸入數據流的過程中確定並調節系統增益。該系統還包括線性增強的相位插值器。該相位插值器包括多個第一分支電路，該第一分支電路包含有連接在第一輸出和第一電源電壓之間的差分電晶體對、開關以及電流源；多個第二分支電路，該第二分支電路包含有連接在第二輸出和第一電源電壓之間的差分電晶體對、開關以及電流源。該相位插值器還可包括積分器部分。
文檔編號H04L7/033GK1761184SQ20051011306
公開日2006年4月19日 申請日期2005年10月11日 優先權日2004年10月12日
發明者蒂安·海威·特奧, 戴維·森·波·霍 申請人:美國博通公司