一種bcd工藝下的esd器件結構的製作方法

2023-05-31 18:52:46

專利名稱：一種bcd工藝下的esd器件結構的製作方法
技術領域：
本實用新型涉及一種器件結構，特別涉及一種基於B⑶工藝的GCNMOS ESD (柵耦合電容N型金屬氧化物半導體，靜電放電)器件結構。
技術背景 隨著集成電路的發展，ESD (靜電放電)對於IC (集成電路)晶片的影響日益嚴重，特別是在B⑶工藝下，大多數工藝加入了矽化注入技術，雖然大大降低了器件接觸電阻，但同時也降低了 ESD器件的可靠性。如何在不增加額外掩膜版在基礎上，設計出一種面積利用率高，ESD (靜電放電)電流能力強，低成本，又能避免BCD工藝下矽化注入技術對ESD (靜電放電)不利影響的保護器件結構，越來越成為設計者需要考慮的問題。ESD (靜電放電)，廣泛出現在IC (集成電路)的製造、封裝、運輸和使用等過程中，在以往的應用中，眾多設計者普遍採用的是GGNMOS (柵耦合電容N型金屬氧化物半導體)結構的ESD (靜電放電)器件來應付普通PIN (封裝引腳)腳的ESD (靜電放電)，通過增加D⑶(漏到柵的距離)來解決漏端發熱問題。如圖1所示，現有的GCNMOS ESD (柵耦合電容N型金屬氧化物半導體，靜電放電)器件連接如下用作ESD的NMOS管10的source (源)端連接到gnd (地)端20，NM0S管10的gate (柵)端通過柵電阻11連接到gnd (地)端20,NMOS管10的p-substrate (P襯底)端通過襯底生電阻12連接到gnd (地)端20，NM0S管10的drain (漏)通過輸限流電阻13連接到需要保護的pad (輸入壓焊點)30。如圖2所示，現有的GGNMOS ESD (柵耦合電容N型金屬氧化物半導體靜電放電)器件開啟和工作時當pad (輸入壓焊點)上存在ESD (靜電放電)電壓時，高電位使得N+漏區到p-substrate (P襯底)的PN結產生反向漏電,該反向漏電流會在p-substrate (P襯底)寄生電阻上產生一個電壓，並且這個電壓會根據連接加載到NMOS管的gate (柵)端上，對其下襯底p_substrate(P襯底)造成反型。這時候寄生的NPN三極體，由於基區p-substrate(P襯底)電位不斷上升，當p-substrate (P襯底)到其發射極N+ (NM0S源極)電位達到正偏時，寄生NPN三極體開啟，同時維持三極體導通的電壓降低至最小值。如圖3所示，這個使寄生三極體發射極正偏的電位就是圖示的Vtl，該電壓為第一次回掃電壓。如果ESD (靜電放電)電壓過高，超過vt2，即第二次回掃電壓，則器件會發生破壞性擊穿，如圖4所不。第一次回掃發生時，ESDNPN結構洩放ESD (靜電放電)電流，即ESD (靜電放電)器件處於正常工作狀態。由於現今B⑶工藝一般採用了 Silicide (矽化)技術降低半導體表面電阻率，這使得普通NMOS (N型金屬氧化物半導體)用作ESD (靜電放電)防護時，MOS (金屬氧化物半導體)器件drain (漏)端的鎮流電阻偏小，在ESD (靜電放電)事件發生時，電流容易集中而導致器件的可靠性降低，為了解決這一問題，通常有兩種常用方法1、增加漏端接觸孔到多晶矽柵的距離，這樣會增加面積，從而增加成本；[0010]2、增加一層矽化阻止層，不在ESD (靜電放電)器件的漏端形成矽物，這樣便可增加接觸孔到矽柵的電阻，使得電流分布均勻，提高電流的瀉放能力；缺點是需要增加一次光刻工藝從而增加了成本。因此，特別需要一種B⑶工藝下的ESD器件結構，已解決上述現有存在的問題。
實用新型內容本實用新型的目的在於提供一種B⑶工藝下的ESD器件結構，針對上述現有的技術存在的缺陷，具有降低製造成本、提高ESD電流洩放能力和提高ESD耐壓的結構特點。本實用新型所解決的技術問題可以採用以下技術方案來實現一種B⑶工藝下的ESD器件結構，其特徵在於，它包括ESD NMOS單元，所述ESDNMOS單元上設置有P型有源注入區和N型有源注入區，所述P型有源注入區上連接有VSS端，所述N型有源注入區上連接有源極端或者漏極端，所述漏極端的N型有源注入區之間通過N阱擴散區連接，N阱擴散區的一端為輸入壓焊點的接入埠，N阱擴散區的另一端為ESDNM0S單元的漏極端，所述源極端與所述漏極端之間設置有柵極端。在本實用新型的一個實施例中，所述N阱擴散區的長度為7. 0-8. Oum，所述N阱擴散區覆蓋NMOS的漏極端的有源區的長度為O. 4-0. 8um，所述N阱擴散區位於場氧化物下長度為 O. 6-1. Oum。進一步，優選地，所述N阱擴散區的長度為7. 5um，所述N阱擴散區覆蓋NMOS的漏極端的有源區的長度為O. 55um，所述N阱擴散區位於場氧化物下長度為O. Sum。在本實用新型的一個實施例中，所述ESD NMOS單元呈圓形。在本實用新型的一 個實施例中，所述ESD NMOS單元內部設置有接觸孔，所述接觸孔為圓形結構。 本實用新型的B⑶工藝下的ESD器件結構與現有技術相比具有如下特點第一、在普通GCNMOS (柵耦合電容N型金屬氧化物半導體)結構基礎上，使用了有源區、N型注入區、P型注入區、多晶矽層、N阱擴散區和接觸孔刻蝕層等共9層常用mask(光罩)，沒有額外增加光刻版；第二、通過改變器件結構來去掉漏端的表面silicide (矽化)JfESD (靜電放電)電流驅趕到更深的N阱上，從而使功率耗散區域更深，而不至於集中在器件表面；另一方面，在漏區引入N阱，相當於把原來寄生NPN管的集電極深度增加，從而增加了寄生NPN管導通後的電流收集能力，大大提高ESD (靜電放電)器件可靠性和ESD (靜電放電)電流洩放能力。第三、將器件結構設計為圓形，可以在面積不變的情況下，增加MOSFET (金屬氧化物半導體)的有效溝道寬度，也增加了寄生ESDNPN管的等效發射極面積，同時保證各個方向導通條件一致，ESD (靜電放電)器件均勻觸發，防止器件部分觸發引起的電流集中，提高面積利用率和器件性能。本實用新型的B⑶工藝下的ESD器件結構，與現有的技術相比，採用圓形器件結構，在漏端引入N阱限制silicide (矽化)引起的表面ESD電流集中，有效進行ESD (靜電放電)功率耗散，提高了器件ESD (靜電放電)電流洩放能力，同時更高的面積利用率降低了產品製造成本，實現本實用新型的目的。[0024] 本實用新型的特點可參閱本案圖式及以下較好實施方式的詳細說明獲得清楚地了解。


圖1為現有的GCNMOS ESD器件的電路原理圖圖2為現有的GCNMOS ESD器件的版面示意圖圖3為現有的GCNMOS ESD器件的剖面示意圖圖4為現有的GCNMOS ESD器件的擊穿回掃IV曲線示意圖5為本實用新型的BCD工藝下的ESD器件結構的版面示意圖；圖6為本實用新型的BCD工藝下的ESD器件結構的剖面示意圖。
具體實施方式
為了使本實用新型實現的技術手段、創作特徵、達成目的與功效易於明白了解，下面結合具體圖示，進一步闡述本實用新型。如圖5和圖6所示，本實用新型的B⑶工藝下的ESD器件結構，它包括ESD NMOS單元100，所述ESD NMOS單元100上設置有P型有源注入區200和N型有源注入區300，所述P型有源注入區200上連接有VSS端，所述N型有源注入區300上連接有源極端S或者漏極端D，所述漏極端D的N型有源注入區300之間通過N阱擴散區400連接，N阱擴散區400的一端為輸入壓焊點的接入埠，N阱擴散區400的另一端為ESD NMOS單元的漏極端D，所述源極端S與所述漏極端D之間設置有柵極端Gate。在本實用新型中，所述N阱擴散區400的長度為7. 0-8. Oum，所述N阱擴散區400覆蓋NMOS的漏極端的有源區的長度為O. 4-0. 8um，所述N擴散區400位於場氧化物下長度為 O. 6-1. Oum。優選地，所述N阱擴散區400的長度為7. 5um,所述N阱擴散區400覆蓋NMOS的漏極端D的有源區的長度為O. 55um，所述N阱擴散區400位於場氧化物下長度為O. Sum。在本實用新型中，所述ESD NMOS單元100呈圓形，所述ESD NMOS單元100內部設置有接觸孔110，所述接觸孔110為圓形結構。本實用新型的B⑶工藝下的ESD器件結構採用了場氧化層下N阱無矽化物的特點，可以利用N阱自身電阻有效耗散ESD (靜電放電)熱能。同時在寄生NPN管開啟的時候其集電極，由薄層N+變為Nwell (N阱)，相當於增大了集電極面積，能更有效洩放ESD (靜電放電)電流。所述ESD NMOS單元100做成圓形結構，可以使各個NM0S(N型金屬氧化物半導體)所處環境大致相同，使各個單元能同時開啟，從而保證了整體ESD (靜電放電)電流能力。通過器件尺寸和器件總溝道寬度計算可以發現，在相同版圖面積上，本實用新型的BCD工藝下的ESD器件結構具有更高的器件利用率，利用總器件寬度/總器件面積可以得到圓形器件總器件寬度/總器件面積 O. 11775，而常用方形器件總器件寬度/總器件面積 O. 07143。由此看出相同的器件溝道寬度下，圓形器件更節省面積。以上顯示和描述了本實用新型的基本原理和主要特徵和本實用新型的優點。本行業的技術人員應該了解，本實用新型不受上述實施例的限制，上述實施例和說明書中描述的只是說明本實用新型的原理，在不脫離本實用新型精神和範圍的前提下，本實用新型還會有各種變化和改進，這些變化和改進都落入要求保護的本實用新型範圍內，本實用新型要求保護範由所附的權利要求書`及其等效物界定。
權利要求1.一種B⑶工藝下的ESD器件結構，其特徵在於，它包括ESD NMOS單元，所述ESD NMOS單元上設置有P型有源注入區和N型有源注入區，所述P型有源注入區上連接有VSS端，所述N型有源注入區上連接有源極端或者漏極端，所述漏極端的N型有源注入區之間通過N阱擴散區連接，N阱擴散區的一端為輸入壓焊點的接入埠，N阱擴散區的另一端為ESDNM0S單元的漏極端，所述源極端與所述漏極端之間設置有柵極端。
2.如權利要求1所述的BCD工藝下的ESD器件結構，其特徵在於，所述N阱擴散區的長度為7. 0-8. Oum,所述N阱擴散區覆蓋NMOS的漏極端的有源區的長度為0. 4-0. 8um,所述N阱擴散區位於場氧化物下長度為0. 6-1. Oum。
3.如權利要求2所述的B⑶工藝下的ESD器件結構，其特徵在於，優選地，所述N阱擴散區的長度為7. 5um，所述N阱擴散區覆蓋NMOS的漏極端的有源區的長度為0. 55um，所述N阱擴散區位於場氧化物下長度為0. Sum。
4.如權利要求1所述的B⑶工藝下的ESD器件結構，其特徵在於，所述ESDNMOS單元呈圓形。
5.如權利要求1所述的B⑶工藝下的ESD器件結構，其特徵在於，所述ESDNMOS單元內部設置有接觸孔，所述接觸孔為圓形結構。
專利摘要本實用新型的目的在於公開一種BCD工藝下的ESD器件結構，它包括ESD NMOS單元，所述ESD NMOS單元上設置有P型有源注入區和N型有源注入區，所述P型有源注入區上連接有VSS端，所述N型有源注入區上連接有源極端或者漏極端，所述漏極端的N型有源注入區之間通過N阱擴散區連接，N阱擴散區的一端為輸入壓焊點的接入埠，N阱擴散區的另一端為ESD NMOS單元的漏極端，所述源極端與所述漏極端之間設置有柵極端；與現有的技術相比，採用圓形器件結構，在漏端引入N阱限制silicide(矽化)引起的表面ESD電流集中，有效進行ESD(靜電放電)功率耗散，提高了器件ESD(靜電放電)電流洩放能力，同時更高的面積利用率降低了產品製造成本，實現本實用新型的目的。
文檔編號H01L27/02GK202888176SQ201220245250
公開日2013年4月17日 申請日期2012年5月29日 優先權日2012年5月29日
發明者陳宏冰, 陳忠志, 曾珂, 徐敏 申請人:上海騰怡半導體有限公司