半導體的製造方法以及降低寄生電容的方法
2023-06-01 04:39:26
專利名稱：半導體的製造方法以及降低寄生電容的方法
技術領域：
本發明涉及一種半導體的製造方法，特別是涉及一種能夠降低元件的寄生電容以及提高工藝可靠性的半導體工藝以及降低寄生電容的方法。
背景技術：
隨著集成電路產業的快速發展，在要求電路集成化愈來愈高的情況下，整個電路元件大小的設計也被迫不斷縮小。當半導體元件的尺寸逐漸縮小時，元件之間的距離也會相對的縮小，當其距離縮短到某一定的程度之後，各種因工藝集成度提高所衍生的問題便會發生。因此，如何製造出尺寸縮小、高集成度，又能兼顧其品質的半導體元件是產業的一致目標。
在目前溝槽隔離結構的工藝中，以化學機械研磨法(CMP)取代傳統的乾式蝕刻回蝕法，不但可確保晶片表面的平整度且工藝上較為簡化，而且可大幅提升工藝成品率與晶片上元件的可用面積。然而，上述的化學機械研磨法仍有一些問題存在。化學機械研磨法的磨除率與晶片上的圖案的尺寸以及圖案的密度相關，此乃由於局部研磨壓力的差異所造成(亦即是指相同研磨荷重於不同圖案面積上所造成的壓力的差異)。因此，於進行化學機械研磨法時，容易在晶片上圖案密度低的區域會造成過度拋光的情形，而導致溝槽隔離結構寬度較大的隔離區域產生溝槽內的材料層下凹的現象，亦即所謂的淺碟效應(dishing effect)，而造成晶片的表面平坦性不佳，進而嚴重影響工藝的可靠性。
同樣地，在製作柵極結構的工藝中亦容易因晶片上的圖案密度不均而造成形成柵極結構後的光刻或蝕刻工藝產生一些問題，而影響工藝的可靠性。
為了克服上述的問題，通常會在溝槽隔離結構的工藝中以與柵極結構的工藝中加入原本不屬於元件設計的虛擬圖案(dummy pattern)，以減少因晶片內圖案密度或尺寸大小不均而造成的種種問題。
然而，在接下來進行的半導體工藝中，例如金屬矽化工藝，其除了會在元件有源區的柵極結構表面上以與柵極結構兩側的基底上形成金屬矽化層之外，亦同樣地會在虛擬柵極結構上以及相鄰二虛擬溝槽隔離結構之間所裸露出的基底上形成一層金屬矽化物層，如此會增加元件的寄生電容，造成工藝的可靠性不佳。
發明內容
有鑑於此，本發明的目的就是在提供一種半導體工藝，能夠降低元件的寄生電容。
本發明的另一目的是提供一種降低寄生電容的方法，能夠降低元件的寄生電容，提升工藝的可靠性。
本發明提出一種半導體工藝，首先提供一基底，且基底中已形成有多個溝槽隔離結構與多個虛擬溝槽隔離結構。然後，於相鄰二溝槽隔離結構之間的基底上形成一柵極結構，並同時於基底上形成多個虛擬柵極結構。接著，分別於柵極結構側壁以及虛擬柵極結構側壁形成一間隙壁。之後，形成一圖案化的阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底與該虛擬柵極結構。繼之，於柵極結構表面上以及未被間隙壁覆蓋的基底表面上形成一金屬矽化層。
依照本發明的優選實施例所述，上述的圖案化的阻擋層的形成方法例如是化學氣相沉積法，而其材料例如是氧化矽或氮化矽。
依照本發明的優選實施例所述，上述的虛擬柵極結構的至少其中之一形成於虛擬溝槽隔離結構上。
依照本發明的優選實施例所述，上述的虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的部分基底上。
依照本發明的優選實施例所述，上述的虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的基底上。
依照本發明的優選實施例所述，上述的虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的基底上，且延伸覆蓋住部分相鄰二虛擬溝槽隔離結構。
依照本發明的優選實施例所述，上述的虛擬柵極結構的至少其中之一形成於部分虛擬溝槽隔離結構上以及相鄰二虛擬溝槽隔離結構之間的部分基底上。
依照本發明的優選實施例所述，還包括於預定進行的一摻雜工藝前，形成一圖案化的掩模層，以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底以及虛擬柵極結構。其中，上述的圖案化的掩模層的材料例如是氮化矽。
依照本發明的優選實施例所述，上述的金屬矽化層的材料例如是一耐熱金屬矽化物。其中，耐熱金屬選自於鈦、鎢、鉑、鈷、鎳所組成的族群。
本發明又提出一種降低寄生電容的方法，此方法適於一基底，基底中已形成有多個溝槽隔離結構與多個虛擬溝槽隔離結構，且於相鄰二溝槽隔離結構之間的基底上已形成有一柵極結構，並且於基底上已形成有多個虛擬柵極結構，此方法為於進行一金屬矽化工藝之前，形成一圖案化的阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的一基底以及多個虛擬柵極結構。
依照本發明的優選實施例所述，上述的圖案化的阻擋層的形成方法例如是化學氣相沉積法，而其材料例如是氧化矽或氮化矽。
依照本發明的優選實施例所述，還包括於預定進行的一摻雜工藝之前，形成一圖案化的掩模層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底以及虛擬柵極結構。
依照本發明的優選實施例所述，上述的金屬矽化層的材料例如是一耐熱金屬矽化物。其中，耐熱金屬選自於鈦、鎢、鉑、鈷、鎳所組成的族群。
本發明再提出一種降低寄生電容的方法，此方法適於一基底，基底中預定/已形成多個溝槽隔離結構與多個虛擬溝槽隔離結構、且於相鄰二溝槽隔離結構之間的基底上預定/已形成一柵極結構，並且於相鄰二虛擬溝槽隔離結構之間的基底上預定/已形成多個虛擬柵極結構，此方法包括於預定進行的一摻雜工藝之前，形成一圖案化的掩模層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底以及虛擬柵極結構。
依照本發明的優選實施例所述，上述的圖案化的掩模層的材料例如是氮化矽。
依照本發明的優選實施例所述，上述的摻雜工藝包括基底摻雜工藝、井區摻雜工藝、柵極導體層摻雜工藝、淡源極/漏極摻雜工藝或濃源極/漏極摻雜工藝。
本發明於進行一金屬矽化工藝前，形成一阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底以及虛擬柵極結構，因此金屬矽化層僅會形成於柵極結構上及其兩側的基底上，所以能夠降低元件的寄生電容。除此之外，本發明亦於進行摻雜工藝之前，形成一掩模層以覆蓋住預形成元件之外的區域，以避免其參與摻雜工藝，如此同樣可有效降低元件的寄生電容，提高工藝的可靠性。
為讓本發明的上述和其它目的、特徵和優點能更明顯易懂，下文特舉優選實施例，並配合附圖作詳細說明如下。
圖1至圖4為依照本發明實施例所繪示的半導體工藝的流程剖面示意圖。
簡單符號說明100基底102溝槽隔離結構104虛擬溝槽隔離結構105介電層106柵極結構107導體層108、108a、108b、108c、108d、108e虛擬柵極結構110、110a間隙壁112圖案化的阻擋層114金屬矽化層具體實施方式
圖1至圖4為依照本發明所繪示的半導體工藝的流程剖面示意圖。
首先，請參照圖1，在基底100上形成多個溝槽隔離結構102。其中，溝槽隔離結構102的形成方法例如是先在基底100上依序形成氧化層(未繪示)與掩模層(未繪示)，然後再進行一光刻與蝕刻工藝以移除部分氧化層與掩模層。接著，以保留的氧化層與掩模層為蝕刻掩模，蝕刻部分基底100，以於基底100中形成溝槽。繼之，進行化學氣相沉積工藝，以於基底100上形成一層絕緣材料層，並填滿溝槽，其中上述的絕緣材料層的材料例如是氧化矽。接下來，以掩模層為研磨終止層，進行化學機械研磨工藝(CMP)，以移除部分絕緣材料層。之後，進行溼式蝕刻工藝，以移除氧化層與掩模層，便完成溝槽隔離結構102的製作。
為了避免在形成溝槽隔離結構時，利用化學機械研磨法進行平坦化步驟易造成晶片上圖案密度低的區域會有淺碟效應(dishing effect)的發生。因此，通常在形成溝槽隔離結構102時，會同時在基底100上形成多個虛擬溝槽隔離結構104(如圖1所示)以解決晶片上圖案密度不均的問題。
接著，於相鄰二溝槽隔離結構102之間的基底100上形成柵極結構106。其中，柵極結構106由介電層105與導體層107所組成，而柵極結構106的介電層105的材料例如是氧化矽，導體層107的的材料例如是多晶矽。
同樣地，為解決因晶片上圖案密度不均而造成的問題，通常，於形成柵極結構106時，也會同時在基底100上形成多個虛擬柵極結構108(如圖2標記108a～108e所示者)，其中虛擬柵極結構108也是由介電層105與導體層107所組成。
上述的虛擬柵極結構108的位置可能有多種情況，其說明如下例如是圖1的標記108a所示者，其形成於虛擬溝槽隔離結構104上，相鄰二個虛擬溝槽隔離結構104之間的基底100裸露出來；如圖1的標記108b所示者，其形成於相鄰二個虛擬溝槽隔離結構104之間的部分基底100上，且使得相鄰二個虛擬溝槽隔離結構104之間的部分基底100裸露出來；如圖1的標記108c所示者，其形成於相鄰二個虛擬溝槽隔離結構104之間的基底100上，且虛擬柵極結構108的寬度大致等於相鄰二個虛擬溝槽隔離結構104之間的距離；如圖1的標記108d所示者，其形成於相鄰二個虛擬溝槽隔離結構104之間的基底100上，且將相鄰二個虛擬溝槽隔離結構104之間的基底100完全覆蓋並延伸覆蓋住部分相鄰的虛擬溝槽隔離結構104；或是如圖1的標記108e所示者，其形成於部分虛擬溝槽隔離結構104上以及相鄰二虛擬溝槽隔離結構104之間的部分基底100上，但相鄰二個虛擬溝槽隔離結構104之間的部分基底100會裸露出來。
之後，請參照圖2，分別於柵極結構106的側壁以及虛擬柵極結構108的側壁形成間隙壁110與110a。其中，間隙壁110與110a的材料例如是氮化矽，而其形成方法例如是於基底100上形成間隙壁材料層。然後，進行蝕刻工藝移除部分間隙壁材料層，即可分別於柵極結構106的側壁以及虛擬柵極結構108的側壁形成間隙壁110與110a。
繼之，請參照圖3，於基底100上方形成一層圖案化的阻擋層112，以覆蓋住相鄰二個虛擬溝槽隔離結構104之間所裸露出的基底100以及虛擬柵極結構108。其中，圖案化的阻擋層112的形成方法例如是化學氣相沉積法，而其材料例如是氧化矽或氮化矽。值得特別一提的是，圖案化的阻擋層112亦可採用現有半導體工藝中所採用的金屬矽化阻擋層(salicide block layer，SAB layer)，而不需再額外利用其它工藝以形成之，如此可簡化工藝以並降低製造成本。
接著，請參照圖4，進行金屬矽化工藝，於柵極結構106表面上以及未被間隙壁110覆蓋的基底100表面上形成一金屬矽化層114。金屬矽化層114的材料可為耐熱金屬矽化物，其中耐熱金屬選自於鈦、鎢、鉑、鈷、鎳所組成的族群。而金屬矽化工藝以形成矽化鎳為例，一般是先在整個基底100之上濺射一層金屬鎳，再進行快速熱回火工藝，讓金屬鎳和位於其下方的矽原子發生反應形成矽化鈦層，再利用選擇性溼式蝕刻法將未反應的金屬鎳層移除，之後，再進行另一次的快速熱回火工藝即可完成之。
由於，虛擬柵極結構108以及相鄰二個虛擬溝槽隔離結構104之間所裸露出的基底100被圖案化的阻擋層112覆蓋住，因此在進行上述的金屬矽化工藝的過程中，虛擬柵極結構108的表面上以及相鄰二個虛擬溝槽隔離結構104之間所裸露出的基底100不會進行反應而形成金屬矽化層。所以，可避免除了預形成元件的柵極結構106的表面及其兩側的基底100表面之外的部分形成金屬矽化層114，如此可有助於降低元件的寄生電容。
在另一優選實施例中，本發明可在圖1至圖4的製造流程中，於進行預定的摻雜工藝步驟之前，形成一圖案化的掩模層以覆蓋住預形成元件之外的區域，其中圖案化的掩模層的材料可例如是氮化矽或是其它適合的材料。由於上述的圖案化的掩模層可覆蓋住預形成元件之外的區域，因此可有效降低元件的寄生電容。
舉例來說，在本發明的半導體工藝中需進行摻雜工藝的部分例如是在柵極結構形成前，為了使基底能夠提高其導電性所進行的基底摻雜工藝、於基底中形成井區所進行的摻雜工藝，以及為了能夠降低柵極結構的導體層的電阻率所進行的摻雜工藝。另外，以柵極結構為掩模於基底中形成淡摻雜區所進行的摻雜工藝，以及以柵極結構與間隙壁為掩模於基底中形成濃摻雜區所進行的摻雜工藝也包含在其中。因此，於上述提及的摻雜工藝進行之前，可形成掩模層以覆蓋住預形成元件之外的區域，以有效降低元件的寄生電容。
綜上所述，本發明至少具有下列優點
1.本發明可有效降低元件的寄生電容，以提高工藝的可靠性。
2.本發明的一種降低寄生電容的方法是於進行金屬矽化工藝以及摻雜工藝前，形成一掩模層或阻擋層以覆蓋住虛擬圖案以及其之間所暴露出的基底，因此工藝上較為簡易，且可有效達到降低寄生電容的目的。
3.本發明的阻擋層亦可採用現有半導體工藝中所採用的金屬矽化阻擋層，而不需再額外利用其它工藝以形成之，如此可簡化工藝以及降低製造成本。
雖然本發明以優選實施例揭露如上，然而其並非用以限定本發明，本領域的技術人員在不脫離本發明的精神和範圍內，可作些許的更動與潤飾，因此本發明的保護範圍應當以後附的權利要求所界定者為準。
權利要求
1.一種半導體的製造方法，包括提供一基底，該基底中已形成有多個溝槽隔離結構與多個虛擬溝槽隔離結構；於相鄰二溝槽隔離結構之間的該基底上形成一柵極結構，並同時於該基底上形成多個虛擬柵極結構；分別於該些柵極結構側壁以及該些虛擬柵極結構側壁形成一間隙壁；形成一圖案化的阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的該基底與該些虛擬柵極結構；以及於各該些柵極結構表面上以及未被該間隙壁覆蓋的該基底表面上形成一金屬矽化層。
2.如權利要求1所述的半導體的製造方法，其中該圖案化的阻擋層的形成方法包括化學氣相沉積法。
3.如權利要求1所述的半導體的製造方法，其中該圖案化的阻擋層的材料包括氧化矽或氮化矽。
4.如權利要求1所述的半導體製造方法，其中該些虛擬柵極結構的至少其中之一形成於各該些虛擬溝槽隔離結構上。
5.如權利要求1所述的半導體製造方法，其中該些虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的部分該基底上。
6.如權利要求1所述的半導體製造方法，其中該些虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的該基底上。
7.如權利要求1所述的半導體製造方法，其中該些虛擬柵極結構的至少其中之一形成於相鄰二虛擬溝槽隔離結構之間的該基底上，且延伸覆蓋住部分相鄰二虛擬溝槽隔離結構。
8.如權利要求1所述的半導體製造方法，其中該些虛擬柵極結構的至少其中之一形成於部分各該些虛擬溝槽隔離結構上以及相鄰二虛擬溝槽隔離結構之間的部分該基底上。
9.如權利要求1所述的半導體製造方法，還包括於預定進行的一摻雜工藝前，形成一圖案化的掩模層，以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的該基底以及該些虛擬柵極結構。
10.如權利要求9所述的半導體製造方法，其中該圖案化的掩模層的材料包括氮化矽。
11.如權利要求1所述的半導體製造方法，其中該金屬矽化層的材料包括一耐熱金屬矽化物。
12.如權利要求11所述的半導體製造方法，其中該耐熱金屬選自於鈦、鎢、鉑、鈷、鎳所組成的族群。
13.一種降低寄生電容的方法，適於一基底，該基底中已形成有多個溝槽隔離結構與多個虛擬溝槽隔離結構，且於相鄰二溝槽隔離結構之間的該基底上已形成有一柵極結構，並且於該基底上已形成有多個虛擬柵極結構，該方法包括於進行一金屬矽化工藝之前，形成一圖案化的阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的該基底以及該些虛擬柵極結構。
14.如權利要求13所述的降低寄生電容的方法，其中該圖案化的阻擋層的形成方法包括化學氣相沉積法。
15.如權利要求13所述的降低寄生電容的方法，其中該圖案化的阻擋層的材料包括氧化矽或氮化矽。
16.如權利要求13所述的降低寄生電容的方法，還包括於預定進行的一摻雜工藝之前，形成一圖案化的掩模層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的該基底以及該些虛擬柵極結構。
17.如權利要求13所述的降低寄生電容的方法，其中該金屬矽化層的材料包括一耐熱金屬矽化物。
18.如權利要求17所述的降低寄生電容的方法，其中該耐熱金屬選自於鈦、鎢、鉑、鈷、鎳所組成的族群。
19.一種降低寄生電容的方法，適於一基底，該基底中預定/已形成多個溝槽隔離結構與多個虛擬溝槽隔離結構、且於相鄰二溝槽隔離結構之間的該基底上預定/已形成一柵極結構，並且於相鄰二虛擬溝槽隔離結構之間的該基底上預定/已形成多個虛擬柵極結構，該方法包括於預定進行的一摻雜工藝之前，形成一圖案化的掩模層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的該基底以及該些虛擬柵極結構。
20.如權利要求19所述的降低寄生電容的方法，其中該圖案化的掩模層的材料包括氮化矽。
21.如權利要求19所述的降低寄生電容的方法，其中該摻雜工藝包括基底摻雜工藝、井區摻雜工藝、柵極導體層摻雜工藝、淡源極/漏極摻雜工藝或濃源極/漏極摻雜工藝。
全文摘要
一種半導體的製造方法，首先提供一基底，此基底中已形成有多個溝槽隔離結構與多個虛擬溝槽隔離結構。然後，於相鄰二溝槽隔離結構之間的基底上形成一柵極結構，並同時於基底上形成多個虛擬柵極結構。接著，分別於柵極結構側壁以及虛擬柵極結構側壁形成一間隙壁。之後，形成一圖案化的阻擋層以覆蓋住相鄰二虛擬溝槽隔離結構之間所裸露出的基底與該虛擬柵極結構。繼之，於柵極結構表面上以及未被間隙壁覆蓋的基底表面上形成一金屬矽化層。
文檔編號H01L21/316GK1889245SQ20051008213
公開日2007年1月3日 申請日期2005年6月29日 優先權日2005年6月29日
發明者陳建維 申請人:聯華電子股份有限公司