迴旋交錯及去交錯的電路與方法
2023-05-31 21:29:36 3
專利名稱：迴旋交錯及去交錯的電路與方法
技術領域：
本發明是有關於一種交錯及去交錯的電路，且特別是有關於一種應用於數字視頻廣播系統(Digital Video Broadcast，DVB)的迴旋交錯及去交錯的電路與方法。
背景技術：
迴旋交錯電路以及迴旋去交錯電路技術廣泛的被應用於電信領域，例如全球移動通信系統(Global System for Mobile communication，GSM)、同步數字體系(Synchronous Digital Hierarchy，SDH)、地面數字視頻廣播系統(Digital Video Broadcast-Terrestrial，DVB-T)。此技術主要是用來使數據傳輸信道(Transmission Channel)免於噪聲的幹擾。
由於數據傳輸時，常常會因為噪聲或是許多信道的不理想效應，使得資料錯誤。先前有人使用錯誤更正碼(Error Correcting Code，ECC)的方式，例如漢明碼(Hamming Code)，來做錯誤更正。然而錯誤更正碼有限制錯誤的位數目。當信道的不理想效應造成錯誤過多，或者是連續的位錯誤，則無法更正。為了避免連續錯誤以及同一筆資料過多的錯誤，則必須利用迴旋交錯電路以及迴旋去交錯電路技術。
圖1為已知迴旋交錯電路以及迴旋去交錯電路的電路方塊圖，請參考圖1。其中圖上標示101為迴旋交錯電路，迴旋去交錯電路標示為102。迴旋交錯電路101包括串行轉並行裝置111、多數個移位緩存器121以及並行轉串行裝置131。迴旋去交錯器102包括串行轉並行裝置112、多數個移位緩存器122以及並行轉串行裝置132。
當一個串行輸入數據D_IN輸入迴旋交錯電路101時，串行輸入資料D_IN會先經過串行轉並行裝置111將此串行輸入資料D_IN轉換成並行資料，分別是串行轉並行裝置111輸出的0～31。其中，第0的資料直接送至並行轉串行裝置131。第1的資料送至移位緩存器121，將此資料延遲一個預設時間送至並行轉串行裝置131。第2的資料送至移位緩存器121，將此資料延遲一個預設時間再送至下一個移位緩存器121，再延遲一個預設時間後送至並行轉串行裝置131。以下依此類推，第31的資料被延遲31個預設時間後送至並行轉串行裝置131。並行轉串行裝置131接收0～31資料，並將該些資料轉為串行輸出資料D_OUT之後輸出。
同樣道理，迴旋去交錯電路102也是利用同樣的道理。首先，串行資料D_IN會先經過串行轉並行裝置112將此串行資料D_IN轉換成並行資料0～31。不同的是第0的資料被延遲31個預設時間，第30的資料被延遲1個預設時間，第31的資料沒被延遲。然而，大量的移位緩存器在集成電路的布局上，會耗費大量的面積。
美國專利號U.S.5537420提出了一種迴旋交錯及去交錯電路，如圖2所示。此電路包括N個地址累加器200、地址選擇器202、內存204以及控制器206。這些地址累加器200用以將地址指針供應至地址選擇器202。地址選擇器202選擇其中一個地址累加器200所輸出的地址指針，作為內存地址。內存204根據控制器206的讀取與寫入命令以及地址選擇器202輸出的內存地址，將資料寫入內存或從內存讀出資料。此專利主要是利用隨機存取內存來實現迴旋交錯及去交錯電路。
相較於已知圖1的架構，此架構節省了許多電晶體數目(GateCount)。若以數字視頻廣播系統(DVB-T)為例，已知圖1必須使用約60K個電晶體，美國專利號U.S.5537420約必須使用2K個電晶體。但是，已知美國專利號U.S.5537420發明必須用到許多的加法器以及高位的緩存器，仍然會增加許多不必要的電晶體數目(Gate Count)，限制晶片的布局。
發明內容
本發明的目的就是提供一種迴旋交錯及去交錯電路，用以減少電晶體數目(Gate Count)以達到減少晶片布局面積。
本發明的再一個目的就是提供一種迴旋交錯及去交錯方法，以減低成本。
本發明提出一種迴旋交錯及去交錯電路，此迴旋交錯及去交錯電路包括初始地址供應器、第一地址供應器、第二地址供應器、地址合成器、加法器、控制器以及內存。初始地址供應器提供多數個初始地址，接收初始控制訊號以及累加地址，根據初始控制訊號決定輸出該些初始地址以及該累加地址的其中之一。第一地址供應器接收第一控制訊號以及初始地址供應器的輸出，暫存初始地址供應器的輸出並根據第一控制訊號輸出第一地址。第二地址供應器提供多數個基礎地址，接收第二控制訊號，根據第二控制訊號決定輸出該些基礎地址的其中之一作為第二地址。地址合成器接收第一地址以及第二地址，將這兩個地址合成第三地址。加法器接收第一地址，將第一地址累加一默認值後作為累加地址。內存接收輸入資料以及第三地址，根據第三地址，存取輸入資料。控制器接收累加地址，用以根據累加地址，控制內存存取輸入資料，並輸出初始控制訊號、該第一控制訊號、該第二控制訊號。
依照本發明的優選實施例所述的迴旋交錯及去交錯電路，上述第三地址的最高有效位(Most Significant Bit，MSB)為第二地址，第三地址的最低有效位(Least Significant Bit，LSB)為第一地址。
本發明提出一種迴旋交錯及去交錯的方法，此方法包括提供N個緩存器；同時，對應於該每一個緩存器，提供一默認值、一基礎地址以及一初始地址；並且，提供一內存；首先，取出第J個緩存器所儲存的地址，與對應的基礎地址合成為一合成地址；然後，根據此合成地址，於內存中存取一輸入資料；接著，將第J個緩存器所儲存的地址加上一預設地址值，當加總的結果大於該第J個緩存器所對應的結束地址默認值時，將第J個初始地址儲存至第J個緩存器，否則將加總的結果儲存於第J個緩存器，其中N、J皆為自然數。
依照本發明的優選實施例所述的迴旋交錯及去交錯方法，上述合成地址的最低有效位(Least Significant Bit，LSB)為第J個緩存器所儲存的地址，合成地址的最高有效位(Most Significant Bit，MSB)為第J個緩存器所對應的基礎地址。
本發明因採用共享加法器的方式，並且通過適當的安排內存地址，降低緩存器的需求，因此可以減少電晶體數目(Gate Count)以達到減少晶片布局面積。
為了讓本發明的上述和其它目的、特徵和優點能更明顯易懂，下文特舉優選實施例，並配合附圖，作詳細說明如下。
附圖簡要說明圖1示出了已知迴旋交錯電路以及迴旋去交錯電路電路方框圖。
圖2示出了已知美國專利號U.S.5537420的迴旋交錯電路的電路方框圖。
圖3示出了本發明實施例的迴旋交錯及去交錯電路的電路方框圖。
圖4A示出了數字視頻廣播系統(DVB-T)做迴旋交錯，每個信道所需的內存位數。
圖4B示出了本發明實施例的迴旋交錯電路應用於數字視頻廣播系統(DVB-T)時，內部存儲器配置圖。
圖5示出了本發明實施例的迴旋交錯及去交錯方法的流程圖。
具體實施例方式
圖3為本發明實施例的迴旋交錯及去交錯電路的電路方框圖，請參考圖3。此電路包括初始地址供應器30、第一地址供應器31、第二地址供應器32、地址合成器33、加法器34、控制器35以及內存36。
其中，初始地址供應器30包括了多數個初始緩存器300以及初始選擇器302。第一地址供應器31包括多數個第一緩存器310以及第一選擇器312。第二地址供應器32包括多數個第二緩存器320以及第二選擇器322。
初始地址供應器30內部的多數個初始緩存器300分別儲存了多數個初始地址。初始地址供應器30的初始選擇器302接收控制器35所輸出的初始控制訊號INI_C以及加法器34所輸出的累加地址A_ADDR，根據初始控制訊號INI_C決定輸出多數個初始地址的其中之一或輸出累加地址A_ADDR。第一地址供應器31內部的第一選擇器312接收控制器35所輸出的第一控制訊號CL1，第一地址供應器31內部的第一緩存器310接收初始地址供應器30的輸出，第一地址供應器31內部的第一緩存器310暫存初始地址供應器30的輸出，而第一選擇器312根據第一控制訊號CL1選擇性輸出第一緩存器暫存的地址作為第一地址ADD1。
第二地址供應器32內部的多數個第二緩存器320分別儲存了多數個基礎地址。第二地址供應器32內部的第二選擇器322接收第二控制訊號CL2，根據第二控制訊號CL2決定輸出多數個基礎地址的其中之一作為第二地址ADD2。地址合成器33接收第一地址ADD1以及第二地址ADD2，將此兩地址合成第三地址ADD3。加法器34接收第一地址ADD1，將第一地址ADD1累加1後做為累加地址A_ADDR(本實施例為累加1，但本發明不限於此)。內存36接收輸入資料DATA_IN以及第三地址ADD3，根據第三地址ADD3，存取輸入資料DATA_IN。控制器35接收累加地址A_ADDR，用以根據累加地址A_ADDR，控制內存存取輸入資料DATA_IN，並輸出初始控制訊號INI_C、第一控制訊號CL1、第二控制訊號CL2用以控制初始地址供應器30、第一地址供應器31以及第二地址供應器32。
本發明實施例若應用在數字視頻廣播系統(DVB-T)，如圖4A包括A～L共12個信道(Channel)，其中第A個信道的資料需要延遲187個時間，第B個信道的資料需要延遲170個單位時間等等。在內存36的配置上可以例如圖4B的方式配置。以下便使用數字視頻廣播系統(DVB-T)的應用來說明本發明的實施例，然而本發明並不限於使用數字視頻廣播系統(DVB-T)的應用。另外，根據不同的應用，內存配置亦可能不相同，因此本發明不限於此。
根據圖4A的應用，本實施例例如可以將內存36配置成圖4B的方式，請參見圖4B。地址0～67用來儲存信道H，68～255用來儲存信道A，256～341儲存信道G等等，以此類推。如此便可以算出總共需要1140個位數儲存。經由計算後可知內存地址(Address)需要11個位來表示，例如地址1088＝10001000000。如此，便可以將所有信道的地址定義成初始地址、結束地址以及基礎地址。由於信道H與信道A地址的變動在00000000(0)～11111111(255)之間，而最高有效位(Most Significant Bit，MSB)都沒有變動，因此我們可以定義信道H的初始地址為00000000，結束地址為01000011，基礎地址則定義為最高有效位000。同樣的，我們可以定義信道A的初始地址為01000100，結束地址為11111111，基礎地址則同樣定義為最高有效位000。
類似的，信道G的起始地址為256，轉換成2進位等於00100000000，本實施例便將初始地址定義為00000000，基礎地址定義為最高有效位001。另外信道G的結束地址為340，340轉換成2進位等於00101010100，本實施例便將信道G的結束地址定義為01010100。同樣道理，我們可以定義信道B的初始地址等於01010101，信道B的基礎地址等於001，信道B的結束地址等於11111111。以下讀者應當可以依此類推。
圖4B的內存配置並非唯一的最佳配置，熟知此技術者應當可以輕易看出。例如將(信道H與信道A)以及(信道G與信道B)互換，亦可以實施。差別在於基礎地址的不同，信道H與A的基礎地址換成001，信道G與B的基礎地址換成000。因此，本實施例並非唯一實施例，僅為舉例說明，本發明並不以此為限。
以下根據上面圖4A的應用來說明圖3電路的操作。請同時參考圖4B以及圖3。首先假設第一緩存器310有12組，分別用來處理信道A～L。再假設初始緩存器300有8組。由於在內存中信道H分配的起始地址為0、信道G被分配的起始地址為256、信道F被分配到的起始地址為512、信道E被分配的起始地址為768、信道K被分配的起始地址為1024，這幾個信道所被分配的地址有共同的特點就是只有基礎地址不同而初始地址相同，例如信道G被分配的起始地址以二進位來說等於00100000000，信道E則是01100000000。由於這些信道的初始地址相同，所以初始緩存器可以共享。
類似的，本實施例假設用以儲存基礎地址的第二緩存器320總共有6組。由於本實施例中，信道H與信道A使用同一個基礎地址000，信道G與信道B使用同一個基礎地址001，信道F與信道C使用同一個基礎地址010，信道E與信道D使用同一個基礎地址011，信道K與信道J使用同一個基礎地址100，信道I與信道L使用同一個基礎地址10001。其中信道K與信道L由於變動的位數總共有六個位000000～110100，所以信道K與信道L對應的初始緩存器300與第一緩存器310隻需用到六位的緩存器。
當本發明實施例的迴旋交錯及去交錯電路初始運作時，控制器35輸出初始控制訊號INI_C至初使選擇器302，用以控制初始選擇器302選擇儲存信道A的初始地址(01000100)的初始緩存器300，並將此初始緩存器300內部儲存的初始地址01000100，儲存至信道A專屬的第一緩存器310。接著，控制器35輸出第一控制訊號CL1控制第一選擇器312，用以取出信道A專屬的第一緩存器310所儲存的地址01000100作為第一地址ADD1輸出。另外，第一地址ADD1＝01000100送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之後作為累加地址A_ADDR＝01000101送至初始選擇器300以及控制器35。接著控制器35輸出第二控制訊號CL2，控制第二選擇器322選擇對應信道A的第二緩存器所儲存的基礎地址000作為第二地址ADD2輸出。
地址合成器33將第一地址ADD1(01000100)以及第二地址ADD2(000)合成為第三地址ADD3(00001000100)輸出至內存36。接著控制器35輸出讀取控制訊號RD給內存36。內存36接收到讀取控制訊號RD後，將儲存在第三地址ADD3(00001000100)的資料輸出。接著控制器35輸出寫入控制訊號WT給內存36，內存36接收到寫入控制訊號WT後，將輸入資料DATA_IN儲存在第三地址ADD3(00001000100)。之後，控制器35先判斷累加地址A_ADDR(01000101)是否大於結束地址(11111111)。控制器35判斷為否，之後送出輸出初始控制訊號INI_C，控制初始選擇器300輸出累加地址A_ADDR(01000101)儲存至對應信道A的第一緩存器310儲存。
接下來信道B的處理也類似，控制器35輸出初始控制訊號INI_C至初使選擇器302，用以控制初始選擇器302選擇儲存信道B的初始地址(01010110)的初始緩存器300，並將此初始緩存器300內部儲存的初始地址01010110，儲存至信道B專屬的第一緩存器310。接著，控制器35輸出第一控制訊號CL1控制第一選擇器312，以取出信道B專屬的第一緩存器310所儲存的地址01010110作為第一地址ADD1。另外，第一地址ADD1＝01010110被送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之後作為累加地址A_ADDR＝01010111送至初始選擇器300以及控制器35。接著控制器35輸出第二控制訊號CL2，控制第二選擇器322選擇對應信道B的第二緩存器所儲存的基礎地址001作為第二地址ADD2輸出。
地址合成器33將第一地址ADD1(01010110)以及第二地址ADD2(001)合成為第三地址ADD3(00101010110)輸出至內存36。接著控制器35輸出讀取控制訊號RD給內存36。內存36接收到讀取控制訊號RD後，將儲存在第三地址ADD3(00101010110)的資料輸出。接著控制器35輸出寫入控制訊號WT給內存36，內存36接收到寫入控制訊號WT後，將輸入資料DATA_IN儲存在第三地址ADD3(00101010110)。之後，控制器35先判斷累加地址A_ADDR(01010111)是否大於結束地址(11111111)。同樣，控制器35判斷為否，之後送出輸出初始控制訊號INI_C，控制初始選擇器300輸出累加地址A_ADDR(01010111)儲存至對應信道B的第一緩存器310儲存。如此反覆操作直到信道L初始運作完成。之後的操作，讀者應當可以自行推論當初使化完成後，進入正常操作。控制器35輸出第一控制訊號CL1控制第一選擇器312，用以取出信道A專屬的第一緩存器310所儲存的地址例如(70)01000110作為第一地址ADD1輸出。另外，第一地址ADD1＝01000110送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之後作為累加地址A_ADDR＝01000111送至初始選擇器300以及控制器35。接著控制器35輸出第二控制訊號CL2，控制第二選擇器322選擇對應信道A的第二緩存器所儲存的基礎地址000作為第二地址ADD2輸出。
地址合成器33將第一地址ADD1(01000110)以及第二地址ADD2(000)合成為第三地址ADD3(00001000110)輸出至內存36。接著控制器35輸出讀取控制訊號RD給內存36。內存36接收到讀取控制訊號RD後，將儲存在第三地址ADD3(00001000110)的資料輸出。接著控制器35輸出寫入控制訊號WT給內存36，內存36接收到寫入控制訊號WT後，將輸入資料DATA_IN儲存在第三地址ADD3(00001000110)。之後，控制器35先判斷累加地址A_ADDR(01000111)是否大於結束地址(11111111)。控制器35判斷為否，之後送出輸出初始控制訊號INI_C，控制初始選擇器300輸出累加地址A_ADDR(01000111)儲存至對應信道A的第一緩存器310儲存。接下來信道B～L的操作讀者應當可以自行推論。
當累加地址值A_ADDR大於結束地址時，例如信道A專屬的第一緩存器310內的地址等於11111111(255)時，接著，控制器35輸出第一控制訊號CL1控制第一選擇器312，用以取出信道A專屬的第一緩存器310所儲存之地址11111111作為第一地址ADD1輸出。另外，第一地址ADD1＝11111111送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之後作為累加地址A_ADDR＝100000000(256)送至初始選擇器300以及控制器35。接著控制器35輸出第二控制訊號CL2，控制第二選擇器322選擇對應信道A的第二緩存器所儲存的基礎地址000作為第二地址ADD2輸出。
地址合成器33將第一地址ADD1(11111111)以及第二地址ADD2(000)合成為第三地址ADD3(00011111111)輸出至內存36。接著控制器35輸出讀取控制訊號RD給內存36。內存36接收到讀取控制訊號RD後，將儲存在第三地址ADD3(00011111111)的資料輸出。接著控制器35輸出寫入控制訊號WT給內存36，內存36接收到寫入控制訊號WT後，將輸入資料DATA_IN儲存在第三地址ADD3(00011111111)。之後，控制器35先判斷累加地址A_ADDR(100000000)是否大於結束地址(11111111)。控制器35判斷為是，之後送出輸出初始控制訊號INI_C，控制初始選擇器300輸出初始地址A_ADDR(01000100)儲存至對應信道A的第一緩存器310儲存。其它信道的操作類似信道A，讀者當可自行推論。
根據上面的實施例與已知圖2做比較，可以發現已知圖2有多個累加器，然而本實施例只需要一個加法器。另外藉由適當的安排內存地址的配置，可以降低緩存器的需求。雖然本發明實施例應用於數字視頻廣播系統(DVB-T)時，已知只須應用到內存1122位元組，本發明則須應用到內存1140位元組，在內存應用上較已知技術浪費。但是，例如臺積電0.18製程上，技工存儲器編譯器(Artisan Memory Compiler)根據布局面積所編譯出最佳內存大小為1152位元組，仍大於本發明需求的內存1140位元組，因此並不會浪費布局面積。另外，上面圖3實施例中，熟知此技術者應當可輕易知道，初始地址供應器30以及第二地址供應器32可以用查找表實施，故不予贅述。
上述的本發明實施例的迴旋交錯及去交錯電路，經由歸納整理後，可整理出一套迴旋交錯及去交錯方法。圖5為本發明實施例的迴旋交錯及去交錯方法流程圖，請參照圖5與圖3。首先，提供N個緩存器310以及內存(步驟501)。對應於每一個第一緩存器310，提供結束地址默認值、基礎地址以及初始地址(步驟503)。當初始化時，每一第一緩存器310儲存對應的初始地址(步驟505)。
接下來，取出第J個緩存器所儲存的地址作為第一地址ADD1，與對應的基礎地址ADD2合成為合成地址ADD3。根據合成地址ADD3，從內存讀取出資料並儲存輸入資料DATA_IN(步驟507)。判斷第J個緩存器所儲存的地址加上1(本實施例為1，但本發明不限於此)，是否大於該第J個緩存器所對應的結束地址默認值(步驟509)。當加總的結果大於該第J個緩存器所對應的結束地址默認值時，將第J個緩存器對應之初始地址儲存至第J個緩存器(步驟511)。否則將加總之結果儲存於第J個緩存器(步驟513)。其中N、J皆為自然數，並且合成地址ADD3的最低有效位(Least Significant Bit，LSB)為第J個緩存器所儲存之地址，合成地址的最高有效位(Most Significant Bit，MSB)為第J個緩存器所對應之基礎地址。
綜上所述，在本發明因採用共享加法器的方式，並且透過適當的安排內存地址，降低緩存器的需求，因此可以減少電晶體數目(GateCount)，以達到減少晶片布局面積，降低成本的功效。
雖然本發明已以優選實施例公開如上，但其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，因此本發明的保護範圍當視權利要求所界定的範圍為準。
權利要求
1.一種迴旋交錯及去交錯電路，包括一初始地址供應器，提供多數個初始地址，接收一初始控制訊號以及一累加地址，根據該初始控制訊號決定輸出該些初始地址以及該累加地址其中之一；一第一地址供應器，接收一第一控制訊號以及該初始地址供應器的輸出，暫存該初始地址供應器的輸出並根據該第一控制訊號輸出一第一地址；一第二地址供應器，提供多數個基礎地址，接收一第二控制訊號，根據該第二控制訊號決定輸出該些基礎地址其中之一作為一第二地址；一地址合成器，接收該第一地址以及該第二地址，將這兩個地址合成一第三地址；一加法器，接收該第一地址，將該第一地址累加一默認值後做為該累加地址；一內存，接收一輸入資料以及該第三地址，根據該第三地址，存取該輸入資料；以及一控制器，接收該累加地址，用以根據該累加地址，控制該內存存取該輸入資料，並輸出該初始控制訊號、該第一控制訊號、該第二控制訊號。
2.如權利要求1所述的迴旋交錯及去交錯電路，其中該第二地址供應器為一查找表(Look Up Table)。
3.如權利要求1所述的迴旋交錯及去交錯電路，其中該初始地址供應器為一查找表(Look Up Table)。
4.如權利要求1所述的迴旋交錯及去交錯電路，其中該初始地址供應器包括多數個初始緩存器，該每一個初始緩存器分別儲存該些初始地址；以及一初始選擇器，接收該些初始緩存器輸出的該些初始地址以及該累加地址，根據該初始控制訊號決定輸出該些初始地址以及該累加地址其中之一。
5.如權利要求4所述的迴旋交錯及去交錯電路，其中該第一地址供應器包括多數個第一緩存器，該些第一緩存器接收該初始選擇器的輸出；以及一第一選擇器，接收該些第一緩存器的輸出以及該第一控制訊號，根據該第一控制訊號決定輸出該些第一緩存器的資料其中之一作為該第一地址。
6.如權利要求1所述的迴旋交錯及去交錯電路，其中該第二地址供應器包括多數個第二緩存器，該些第二緩存器儲存該些基礎地址；以及一第二選擇器，接收該些第二緩存器輸出的該些基礎地址以及該第二控制訊號，根據該第二控制訊號決定輸出該些基礎地址其中之一作為該第二地址。
7.如權利要求1所述的迴旋交錯及去交錯電路，其中該第三地址的最高有效位(Most Significant Bit，MSB)為該第二地址，該第三地址最低有效位(Least Significant Bit，LSB)為該第一地址。
8.如權利要求1所述的迴旋交錯及去交錯電路，其中該默認值為1。
9.如權利要求5所述的迴旋交錯及去交錯電路，其中該控制器輸出該第一控制訊號控制該第一選擇器輸出該些第一緩存器其中之一所儲存的資料作為該第一地址，並輸出該第二控制訊號控制該第二地址提供器輸出與該第二緩存器所對應的基礎地址作為該第二地址，並根據該第三地址控制該內存存取一輸入資料，以及接收該累加地址，當該累加地址大於一結束地址時，輸出該第一控制訊號控制該第一選擇器，將該緩存器所對應的初始地址儲存至該緩存器，當該累加地址小於等於該結束地址時，輸出該第一控制訊號控制該第一選擇器，將該累加地址儲存於該緩存器。
10.一種迴旋交錯及去交錯的方法，包括提供N個緩存器；對應於該每一個緩存器，提供一結束地址默認值、一基礎地址以及一初始地址；提供一內存；取出第J個緩存器所儲存的地址，與對應的基礎地址合成為一合成地址；根據該合成地址，於該內存存取一輸入資料；以及將第J個緩存器所儲存的地址加上一預設地址值，當加總的結果大於該第J個緩存器所對應的該結束地址默認值時，將第J個緩存器所對應的初始地址儲存至第J個緩存器，否則將加總的結果儲存於第J個緩存器，其中N、J皆為自然數。
11.如權利要求10所述的迴旋交錯及去交錯的方法，其中該地址默認值為1。
12.如權利要求10所述的迴旋交錯及去交錯的方法，其中該合成地址的最低有效位(Least Significant Bit，LSB)為第J個緩存器所儲存的地址，該合成地址的最高有效位(Most Significant Bit，MSB)為第J個緩存器所對應的基礎地址。
13.如權利要求10所述的迴旋交錯及去交錯的方法，其中該內存為隨機存取內存。
14.如權利要求10所述的迴旋交錯及去交錯的方法，其中更包括，當初始化時，每一該些緩存器儲存對應的該初始地址。
全文摘要
一種迴旋交錯及去交錯的電路與方法，此迴旋交錯及去交錯的電路包括初始地址供應器、第一地址供應器、第二地址供應器、地址合成器、加法器、控制器以及內存。其中，控制器可使這些地址供應器，在同一時間提供或儲存相對應信道的地址，且採用共享加法器的方式，並透過適當的安排內存地址，降低緩存器的需求，因此可以減少電晶體數目(Gate Count)以達到減少晶片布局面積。
文檔編號H03M13/27GK1937751SQ20051010552
公開日2007年3月28日 申請日期2005年9月23日 優先權日2005年9月23日
發明者林家駿 申請人:凌陽科技股份有限公司