碳化矽靜電感應電晶體以及用於製作碳化矽靜電感應電晶體的工藝的製作方法

2023-05-31 16:17:52 1

本申請涉及集成電路的製作，並且更具體地涉及一種用於製作碳化矽(SiC)靜電感應電晶體(SIT)的工藝。

背景技術：

用於將電流接通和關斷的半導體的選擇依賴於操作電壓和必須控制多少電流。矽是用於在低功率電晶體中使用的良好材料，但是對於高電流和電壓，基於矽的開關器件的實施方式變得複雜並且出現熱管理問題。

對於可以操作在提高的溫度下的高電壓、高電流器件，碳化矽(SiC)被本領域技術人員認作用於電晶體製作的首選材料。針對SiC襯底最容易合成的六方多型體，4H和6H，具有大間接帶隙(～3.2eV)和大擊穿電場(2MV cm-1)以及高電子遷移率(900cm2V-1s-1)和熱導率(400W m-1K-1)。給定這些性質，基於SiC的功率開關可以呈現矽襯底開關十到一百倍的性能品質因數。

碳化矽(SiC)靜電感應電晶體(SiT)在本領域中眾所周知。這樣的電晶體例如可以使用在高功率射頻(RF)應用中。SiC SIT器件呈現由超低功率損失表徵的優越性能。例如，已知的600V～1.2kV等級的開關器件已經被示出具有700V的擊穿電壓(VBR)和1.01mΩ·cm2的特定(specific)導通電阻(RonS)。

SiC SIT器件的製作通常利用離子注入技術。例如，目前製作工藝針對n+區域摻雜物使用高能量。然而，摻雜物注入可以引起對SiC襯底的損傷，從而導致對器件可靠性(諸如漏電)的顧慮。為解決該顧慮，現有技術教導使用更低能量的注入製作雙臺面SiC SIT器 件，但是該工藝不幸地需要工藝步驟的增加和更高的製作成本。

因此在本領域中有需要解決前述以及與製作SiC SIT器件有關的其他顧慮。

技術實現要素：

在一個實施例中，一種靜電感應電晶體(SIT)包括：碳化矽襯底，摻雜有第一導電類型並且包括在碳化矽襯底的頂表面中的多個第一凹陷區域；多個外延柵極區域，在第一凹陷區域內並且原位摻雜有第二導電類型；多個外延溝道區域，定位在鄰近的外延柵極區域之間並且原位摻雜有第一導電類型；以及多個外延源極區域，在多個外延溝道區域上並且原位摻雜有第一導電類型。

在一個實施例中，一種用於製作靜電感應電晶體(SIT)的方法包括：在摻雜有第一導電類型的碳化矽襯底的頂表面中形成多個第一凹陷區域；在第一凹陷區域內外延生長多個柵極區域；利用第二導電類型對柵極區域進行原位摻雜；外延生長定位在鄰近的柵極區域之間的多個溝道區域；利用第一導電類型對溝道區域進行原位摻雜；在多個溝道區域上外延生長多個源極區域；以及利用第一導電類型對源極區域進行原位摻雜。

附圖說明

為了更好地理解實施例，現在將僅通過示例的方式參考附圖，在附圖中：

圖1-圖18示出了根據用於製作靜電感應電晶體(SIT)的實施例的工藝步驟；以及

圖19是SIT的平面視圖。

具體實施方式

現在參考示出用於製作包括碳化矽(SiC)靜電感應電晶體(SIT)器件的集成電路的工藝步驟的圖1-圖18。將理解的是所提供的圖示 不一定示出成比例繪製的特徵。

如圖1所示提供襯底晶片10。晶片10包括具有例如300μm厚度的碳化矽(SiC)襯底晶片12。SiC襯底晶片12可以例如是4H多型體。備選地，晶片12也可以是6H多型體或者3C多型體，或者SiC的任何其他合適的多型體。層12優選地更加重摻雜有第一導電類型(例如，n型摻雜物)(n+)並且具有小於0.10ohm·cm的電阻率。SiC緩衝層14被生長在具有例如0.0025至1.0μm的厚度的晶片12頂上。該緩衝層14優選地重摻雜有第一(n型)導電性(n+)並且可以具有5×1017至1×1019cm-3的典型施主濃度。SiC漂移層16被生長在具有例如0.0001至15μm的厚度的緩衝層14頂上。漂移層16優選地輕摻雜有第一(n型)導電性(n-)並且可以具有1×1015至1×1017cm-3的典型施主濃度。漂移層16起作用以提供期望的電晶體阻擋電壓電平。晶片10可以進一步可選地包括生長在具有例如0.0005至5μm的厚度的漂移層16頂上的SiC溝道層18。溝道層18優選地輕摻雜有第一(n型)導電性(n-)並且可以具有1×1016至5×1017cm-3的典型施主濃度。溝道層18被配置以提供有效的溝道傳導特性。

如圖2所示，硬掩膜20被沉積在晶片10的頂表面上並且使用對本領域技術人員眾所周知的常規的光刻工藝技術進行圖案化以限定若干掩膜開口22。硬掩膜20可以包括通過對於本領域技術人員已知的熱化學氣相沉積(CVD)或者等離子體增強化學氣相沉積(PECVD)沉積的二氧化矽(SiO2或者SiO)材料、氮化矽(SiN)材料或者氮氧化矽(SiON)材料。硬掩膜20可以具有例如0.03至1.0μm的厚度。

然後執行溼法或者幹法刻蝕(例如，使用350℃的NaOH(非各向同性)或者利用氮化鋁硬掩膜的基於氟的溫度輔助RF等離子體刻蝕(各向同性))以去除晶片10的通過硬掩膜20中的開口22露出的部分。刻蝕工藝在晶片10的頂表面中產生凹陷區域24。凹陷區域24可以具有例如0.001至1μm的深度，並且優選地延伸完全通過溝 道層18(如果存在)並且至少部分地進入漂移層16。圖3中示出了在後續去除硬掩膜20之後的刻蝕工藝的結果。

然後執行如本領域技術人員已知的外延生長工藝以生長覆在晶片10之上的外延碳化矽(SiC)層30。結果在圖4中示出。層30填充由圖3的刻蝕工藝留在晶片10中的凹陷區域24。層30優選地原位重摻雜有第二導電類型(例如，p型摻雜物)(p+)並且可以具有1×1016至5×1018cm-3的典型施主濃度。層30可以例如具有0.0001至5μm的厚度。由於外延生長工藝的共形本質，層30的上表面將包括凹陷區域32(在位置上通常縱向地對應於區域24)。

硬掩膜36被沉積在晶片10的頂表面上、在層30之上。硬掩膜36可以包括通過對於本領域技術人員已知的熱化學氣相沉積(CVD)或者等離子體增強化學氣相沉積(PECVD)技術沉積的二氧化矽(SiO2或者SiO)材料、氮化矽(SiN)材料或者氮氧化矽(SiON)材料。硬掩膜36可以具有例如0.03至1.0μm的厚度。硬掩膜的沉積是共形的並且因此將填充凹陷區域32。然後使用如本領域技術人員已知的化學機械拋光(CMP)工藝去除硬掩膜36材料的未定位在凹陷區域32內的上覆部分。因此CMP工藝停止在外延層30的頂表面處。結果在圖5中示出。

保留在凹陷區域32中的硬掩膜材料形成用於在自對準溝道形成中使用的阻擋掩膜40。選擇性刻蝕，例如，反應離子刻蝕(RIE)，被應用到晶片以去除外延層30的不由阻擋掩膜40保護的部分並且留下外延層30的剩餘部分42。結果在圖6中示出。應理解，該刻蝕可去除襯底10的在頂表面處的部分(該事實在圖6中未明確圖示)。然而，對於下文所討論的外延再生長原因，該材料去除無關緊要。

進一步的選擇性刻蝕(例如，反應離子刻蝕(RIE))被應用到晶片以去除阻擋掩膜40以及剩餘部分42的部分，以留下柵極區域46和通過由層30提供的p+摻雜材料形成的保護區域48。結果在圖7中示出。應理解，該刻蝕可以去除襯底10的在頂表面處的部分(該事實在圖7中未明確圖示)。然而，對於下文所討論的外延再生長 的原因，該材料去除無關緊要。

在外延層30上執行的RIE工藝限定電晶體的溝道長度(即，在縱向方向上從p型區域的頂部到底部的長度)以及電晶體的溝道寬度(即，p型區域之間的水平距離)。如此限定的溝道長度確定電晶體的跨導(gm)，並且溝道長度和溝道寬度一起確定電晶體的Vp。總柵極電容(Cgg)由p型柵極區域46的周界長度確定，並且包括在溝道臺面的縱向方向上的本徵柵極電容以及在溝道臺面之間的水平方向上的外在「寄生」柵極電容。電晶體的截止頻率ft取決於比率：gm/Cgg。因此，最小化Cgg並且最大化Gm是有利的以便實現期望的高頻功率放大。

然後共形絕緣材料層50被沉積在晶片10上以覆蓋柵極區域46、環形區域48和溝道層18。層50可以例如包括氧化物層(諸如，二氧化矽SiO2)或者高K電介質氧化物材料(諸如，氧化鉿HfO2)。層50可以具有0.0001-0.1μm的厚度，並且可以使用如本領域已知的等離子體增強化學氣相沉積(PECVD)或者物理氣相沉積(PVD)工藝進行沉積。結果在圖8中示出。

使用對於本領域技術人員眾所周知的掩膜和光刻技術，去除在晶片10的區域52之上的層50，如圖9所示。通過圖形化掩膜執行的選擇性反應離子刻蝕(RIE)可以例如用於選擇性地打開區域52中的晶片10的上表面。在區域52中，該刻蝕可以去除溝道層18的所有或者主要部分(並且也可以延伸到層16中)。然而，對於下文所討論的外延再生長的原因，該材料去除無關緊要。

然後執行對於本領域技術人員已知的外延再生長工藝以生長覆在區域52中的晶片10的露出的n型襯底部分之上的外延碳化矽(SiC)層60。結果在圖10中示出。層60填充通過圖9的刻蝕工藝留在晶片10中的柵極區域46之間的空間。層50優選地原位輕摻雜有第一(n型)導電摻雜物(n-)並且可以具有1×1016至1×1018cm-3的典型施主濃度。層60可以例如具有0.0005至5μm的厚度。就這點而言，重要的是注意由於晶格失配，n-外延生長將比p+外延生長 更快。雖然在圖9中未明確圖示，外延碳化矽(SiC)層60的薄部分可以被形成在柵極區域46的頂表面上。然而，這不是顧慮，因為上覆沉積與PN結的形成一致以支持器件操作。

提供鄰近的柵極區域46之間的層60以限定用於電晶體的溝道區域。第一(n型)導電材料的該外延再生長用作修復由於先前的RIE工藝(圖9)對溝道層18做出的損傷。因此，再生長形成用於將支持高頻操作的電晶體的高質量的短的第一導電類型的溝道。

然後執行如對於本領域技術人員已知的外延生長工藝以生長外延碳化矽(SiC)層70。結果在圖11中示出。層70共形地覆蓋層60和柵極區域46。層70優選地原位重摻雜有第一(n型)導電摻雜物(n+)並且可以具有1×1018至2×1019cm-3的典型施主濃度。層70可以例如具有0.0001至5μm的厚度。提供層70以限定用於電晶體的源極區域，其中重摻雜第一(n型)導電材料促進到源極區域的歐姆接觸的形成，正如下文將討論的。

然後在晶片10上沉積介電層80。層80可以例如包括使用PECVD工藝沉積的超低K(ULK)材料(諸如如本領域已知的OMCATS)。層80可以具有0.2至2μm的厚度。用於沉積層80的工藝可以導致層80跨晶片10的表面區域的非均勻厚度。在層80的沉積之後，可以使用如對於本領域技術人員已知的化學機械拋光(CMP)工藝以便提供均勻的期望的厚度和用於層80的平整的頂表面。結果在圖12中示出。

然後使用對於本領域技術人員眾所周知的大馬士革工藝使某些位置中的介電層80凹陷以打開多個孔徑84和86。在通常定位在鄰近柵極區域46之間以便露出由外延層70形成的源極區域的位置處使用掩膜和刻蝕在區域52中形成孔徑84。在通常定位以便露出柵極區域46的位置處使用掩膜和刻蝕在晶片10的鄰近區域54中形成孔徑86。結果在圖13中示出。

就這點而言，應理解，在晶片10的區域54中的柵極區域46被電耦合到晶片10的區域52中的柵極區域46。更具體地，柵極區域 54可以包括在晶片10內的待形成的集成電路晶片的外圍區域，並且區域52可以包括在待形成的集成電路晶片內的中心區域。在一個實施例中，區域54可以延伸以完全包圍區域52。在另一實施例中，區域54可以在兩側上界定區域52。在圖19中圖示了柵極區域46之間的電連接，其例如將由延伸通過中心區域52的區域46與沿著外圍區域54延伸的區域46的交叉提供。圖19中的附圖標記線A-A示出了其中截取圖1至圖18的截面的一個示例。圖19中的附圖標記線B-B示出了其中截取圖1至圖18的截面的另一示例。

然後使用對於本領域技術人員眾所周知的大馬士革工藝以使SiC襯底晶片12在某些位置中凹陷以在晶片10的底表面上打開多個孔徑88。在通常定位以與孔徑84縱向地對準的位置處使用掩膜和刻蝕在區域52中形成孔徑88。結果在圖14中示出。區域52中的SiC襯底晶片12形成電晶體的漏極區域。

然後使用如對於本領域技術人員眾所周知的自對準矽化(salicidation)工藝形成用於源極區域和漏極區域的歐姆接觸100，如圖15所示。在a)針對區域52中的襯底晶片12(包括在孔徑88內)的碳化矽(SiC)材料上、b)區域52中的外延層70(在孔徑84內)上、以及c)區域54中的柵極區域46(在孔徑86內)上沉積薄金屬膜。金屬膜可以例如包括鎳(Ni)，其中膜具有500至的厚度。晶片10受到熱退火工藝，該工藝使得Ni與SiC形成合金以形成矽化鎳(NixSi，其中x包括例如2)接觸100。熱退火工藝可以包括多個不同溫度的退火。在一個實施例中，工藝中的至少最後的退火被執行在850℃至1000℃的溫度。

然後在區域52和區域54中的晶片10上沉積金屬襯墊110，如圖16所示。金屬襯墊110的沉積是共形的，並且因此襯墊110覆蓋介電層80的頂部表面以及孔徑84和孔徑86的側壁和底部。金屬襯墊110可以包括例如鈦(Ti)、氮化鈦(TiN)、鎢化鈦(TiW)或者氮化鉭(TaN)。襯墊110具有1至10nm的厚度，並且使用PVD工藝進行沉積。

然後用於源極和柵極連接120的金屬被沉積在孔徑84和孔徑86內並且填充孔徑84和孔徑86。例如可以使用化學氣相沉積或者電鍍工藝進行沉積。用於連接120的金屬可以例如包括鎢(W)、鋁(Al)、銅(Cu)或者金(Au)。在一個實施例中，用於孔徑84中的源極連接所使用的金屬可以與用於孔徑86中的柵極連接所使用的金屬不同。例如，源極連接可以使用上文所公開的金屬或其合金，而柵極連接可以使用鈦(Ti)、鉑(Pt)或者金(Au)或其合金。用來填充孔徑84和孔徑86的金屬的沉積將很可能導致在介電層80的頂表面上沉積金屬。如對於本領域技術人員已知的化學機械拋光(CMP)工藝可以用於去除層80的頂表面上的過度金屬沉積。結果在圖17中示出。

然後用於漏極連接130的金屬被沉積在晶片10的背側上、在漏極歐姆接觸100上。例如可以使用CVD或者電鍍工藝進行沉積。用於連接130的金屬被選擇用於裸片附連適用性並且可以例如包括：a)用於金/矽(Au/Si)共熔合金裸片附連的沉積的矽層，b)由鈦、鉑和金(Ti/Pt/Au)形成的合金或者層狀結構，c)由鈦、鎳和金(Ti/Ni/Au)形成的合金或者層狀結構，或者d)由本領域技術人員已知的任何其他常規裸片附連金屬。結果在圖18中示出。

圖18中示出了完成的SiC SIT器件的截面。圖19中示出了SiCSIT器件的平面視圖，該平面視圖僅僅示出了總體器件的一部分(例如，四分之一)。器件包括由區域52中的p+柵極區域46形成的多個柵極指狀件140。器件進一步包括由外圍區域54中的柵極區域46形成的柵極引線142。柵極指狀件140被電連接到柵極引線142並且從柵極引線142垂直地延伸。器件進一步包括由外圍區域54中的保護區域48形成的保護環144。保護環144通常是電浮置結構。器件的源極區域由n+外延碳化矽(SiC)層70形成。器件的溝道區域由再生長n-外延碳化矽(SiC)層60形成。器件的漏極區域由晶片10的n+碳化矽(SiC)襯底層(12、14、16)形成。

接下來晶片10可以被切割成單獨的集成電路晶片。圖18和圖 19在附圖標記150處圖示了當切割晶片10時用於切割線的示例位置。在切割晶片10之後，單獨的晶片經受對於本領域技術人員眾所周知的常規後段製程(BEOL)工藝和封裝動作。

SiC SIT器件呈現對現有技術電路的若干優點，包括：該工藝是無注入的以避免對SiC襯底損傷的顧慮；溝道區域由具有外圍摻雜物的外延生長的材料形成；用於接觸形成的源極和漏極大馬士革凹陷工藝提供增加的歐姆接觸區域並且允許製作具有降低的接觸電阻的結構；用於製作的工藝與壓縮工藝節點兼容；器件的n型溝道具有支持當關斷電晶體時形成完全耗盡區域並且用於提供非常適於實現高頻器件操作的降低的Cgg和增加的gm的新形狀；填充凹陷區域32的硬掩膜材料支持用於溝道形成的自對準工藝，而無需附加的光刻工藝步驟；該工藝支持用於打開源極接觸的自對準操作；該工藝以更低的成本在更少的步驟中完成器件製作。

雖然本文詳細地討論了做出和使用各個實施例，應理解，如本文所描述的是提供可以在各種背景中實施的很多發明構思。本文所討論的實施例僅僅是代表性的而不限制本發明的範圍。

雖然已經在附圖和前述描述中詳細地圖示和描述了本發明，但是這樣的圖示和描述被認為是說明性或者示例性的而不是限制性的；本發明並不限於所公開的實施例。本領域技術人員在實踐所要求權利的發明中，從學習附圖、公開和所附權利要求書中可以理解和影響對所公開的實施例的其他變化。