採樣保持電路、放電控制方法和顯示裝置與流程
2023-05-31 18:18:51
本發明涉及採樣保持技術領域，尤其涉及一種採樣保持電路、放電控制方法和顯示裝置。
背景技術：
在裸眼3D的技術中，由於需要眼球跟蹤，判斷眼睛的位置來實現畫面的變化，使得需要處理的數據量大幅增加，為了提供足夠的運算時間，就要求顯示原有操作壓縮運算時間，提高效率。其中進行快速採樣保持，減少數據獲取時間，就不失為一種方法。
如圖1所示，現有的採樣保持電路可以是由型號為DS1843的高速採樣保持晶片11搭建的一個採樣保持電路，圖中Vin和Vout分別是被採樣輸入信號和採樣保持電路輸出信號，SEN是DS1843的使能信號，一般通過FPGA，DSP，ARM或者MCU等邏輯控制器輸出'1'實現DS1843的使能。
如圖2A、圖2B所示，當被採樣輸入信號Vin的速率很高時，假設一開始Vin的幅值為第一電壓V1，高速採樣保持晶片DS1843內部的電容經過第一時間t1的充電後，Vout＝Vin，在V1消失後，採樣保持電路還會使得Vout＝Vin這種狀態保持第二時間t2，第二時間t2過後，DS1843內部的電容開始放電，經過第三時間t3後，DS1843的放電動作還未完成，Vout＝Vb(Vb為偏置電壓，Vb>0V)。儘管如此，由於被採樣輸入信號的速率很高，在放電動作還未完成的時候第二電壓V2已經到來。因為V2的到來，DS1843內部的電容將重新開始充電動作，在經過第四時間t4後充電完成，此時Vout＝V2+Vb，而正確的採樣結果應該是Vout＝V2，多出的Vb是由於被採樣輸入信號的速率過快，在V1進入之後DS1843的相關動作還沒有全部完成，V2就緊接著進來了，DS1843不得不在放電動作沒有完成的情況下開始充電動作，此時得到的採樣結果就是Vout>Vin而不是正確的Vout＝Vin。在圖2B中，tw為充電維持時間。在圖2A、圖2B中，橫軸是時間t。
在另一種情況下，即V1和V2相差比較大的情況下，也即V1的電壓值很高，而V2的電壓值較低，此時由於V1的電壓值高，因此放電時間要求很長，也會容易發生DS1843在放電動作沒有完成的情況下就進行下一次的充電動作，從而採樣精度低。
綜上，在現有的採樣保持電路應用於採樣的信號速率很高和/或採樣信號的幅值變化較大的場合，現有的採樣保持電路存在由於無法及時放電完全從而導致採樣精度低的問題。
技術實現要素：
本發明的主要目的在於提供一種採樣保持電路、放電控制方法和顯示裝置，以解決現有技術中由於採樣保持單元無法及時完全放電從而導致的採樣精度低的問題。
為了達到上述目的，本發明提供了一種採樣保持電路，包括採樣保持單元和為所述採樣保持單元提供使能信號的控制單元；所述採樣保持單元的輸入端接入採樣輸入信號；所述採樣保持電路還包括放電單元；所述控制單元包括放電控制模塊；
所述放電控制模塊，與所述採樣保持單元連接，用於當所述採樣保持單元開始放電時根據所述採樣輸入信號輸出放電控制信號；
所述放電單元，分別與所述採樣保持單元的輸出端和所述放電控制模塊連接，用於在所述放電控制信號的控制下，控制在預定時間內所述採樣保持單元完成放電操作。
實施時，所述放電控制模塊包括：
判斷子模塊，與所述採樣保持單元連接，用於當判斷到所述採樣輸入信號的速率大於預定速率和/或所述採樣輸入信號的電壓幅值變化值的絕對值大於預定電壓幅值時輸出有效的第一控制信號；以及，
控制子模塊，分別與所述判斷子模塊和所述採樣保持單元連接，用於當接收到有效的第一控制信號，並且所述採樣保持單元開始放電時，生成並輸出放電控制信號。
實施時，所述放電單元包括：
開關電晶體，柵極與所述放電控制模塊連接，第一極與所述採樣保持單元的輸出端連接，第二極接地；
放電電阻，第一端與所述採樣保持單元的輸出端連接，第二端與採樣保持電路的輸出端連接；以及，
放電電容，第一端與所述放電電阻的第二端連接，第二端接地。
實施時，所述放電控制模塊還用於當所述採樣保持單元完成放電操作時輸出停止控制信號。
實施時，所述開關電晶體為N溝道增強型MOSFET、N溝道耗盡型MOSFET、P溝道增強型MOSFET或P溝道耗盡型MOSFET。
本發明還提供了一種採樣保持電路的放電控制方法，包括：
採樣保持電路的輸入端接入採樣輸入信號；
當所述採樣保持電路開始放電時，控制單元包括的放電控制模塊根據所述採樣輸入信號輸出放電控制信號；
在所述放電控制信號的控制下，放電單元控制在預定時間內所述採樣保持單元完成放電操作。
實施時，所述當所述採樣保持電路開始放電時，控制單元包括的放電控制模塊根據所述採樣輸入信號輸出放電控制信號步驟包括：
當放電控制模塊包括的判斷子模塊判斷到所述採樣輸入信號的速率大於預定速率和/或所述採樣輸入信號的電壓幅值變化值的絕對值大於預定電壓幅值時，所述判斷子模塊輸出有效的第一控制信號；
當所述放電控制模塊包括的控制子模塊接收到有效的第一控制信號，並且所述採樣保持單元開始放電時，所述控制子模塊控制生成並輸出放電控制信號。
實施時，當所述採樣保持電路包括開關電晶體、放電電阻和放電電容時，所述在所述放電控制信號的控制下，放電單元控制在預定時間內所述採樣保持單元完成放電操作步驟包括：
當所述開關電晶體的柵極接入所述放電控制信號時，所述開關電晶體導通。
實施時，本發明所述的採樣保持電路的放電控制方法還包括：
當所述採樣保持單元完成放電操作時，所述放電控制模塊輸出停止控制信號；
當所述開關電晶體的柵極接入所述停止控制信號時，所述開關電晶體斷開。
本發明還提供了一種顯示裝置，包括上述的採樣保持電路。
與現有技術相比，本發明所述的採樣保持電路、放電控制方法和顯示裝置，通過在控制單元中增設放電控制模塊，並設置放電單元，以使得採樣保持單元開始放電時根據採樣輸入信號，控制在預定時間內採樣保持單元完成放電操作，使得採樣保持單元的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準確。
附圖說明
圖1是現有的採樣保持電路的結構示意圖；
圖2A是現有的採樣持電路的採樣輸入信號的波形圖；
圖2B是現有的採樣保持電路的輸出信號的波形圖；
圖3是本發明實施例所述的採樣保持電路的結構圖；
圖4是本發明另一實施例所述的採樣保持電路的結構圖；
圖5是本發明所述的採樣保持電路的第一具體實施例的電路圖；
圖6本發明所述的採樣保持電路的第二具體實施例的電路圖；
圖7本發明所述的採樣保持電路的第三具體實施例的電路圖；
圖8是發明所述的採樣保持電路的第四體實施例的電路圖；
圖9是本發明實施例所述的採樣保持電路的放電控制方法的流程圖。
具體實施方式
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
如圖3所示，本發明實施例所述的採樣保持電路，包括採樣保持單元31和為所述採樣保持單元31提供使能信號的控制單元32；
所述採樣保持單元31的輸入端接入採樣輸入信號Vin；
本發明實施例所述的採樣保持電路還包括放電單元33；
所述控制單元32包括放電控制模塊321；
所述放電控制模塊321，與所述採樣保持單元31連接，用於當所述採樣保持單元31開始放電時根據所述採樣輸入信號Vin輸出放電控制信號；
所述放電單元33，分別與所述採樣保持單元31的輸出端和所述放電控制模塊321連接，用於在所述放電控制信號的控制下，控制在預定時間內所述採樣保持單元31完成放電操作。
在實際操作時，所述採樣輸入信號Vin為電壓信號。
本發明實施例所述的採樣保持電路通過在控制單元32中增設放電控制模塊321，並設置放電單元33，以使得採樣保持單元31開始放電時根據採樣輸入信號，控制在預定時間內採樣保持單元31完成放電操作，從而解決了現有技術中由於採樣保持單元無法及時完全放電從而導致的採樣精度低的問題，使得採樣保持單元的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準確。
在具體實施時，所述放電控制模塊321可以為FPGA(Field－Programmable Gate Array，現場可編程門陣列)、DSP(Digital Signal Processor，數位訊號處理器)、ARM處理器或者MUC(Microcontroller Unit，微控制單元)等邏輯控制器，但是不限於以上舉出的電路類型，本發明實施例可以通過該邏輯控制器輸出「1」去控制採樣保持單元的電容快速放電，也可以通過該邏輯控制器輸出「0」去控制採樣保持單元的電容快速放電。
具體的，如圖4所示，所述放電控制模塊321可以包括：
判斷子模塊41，與所述採樣保持單元31連接，用於當判斷到所述採樣輸入信號Vin的速率大於預定速率和/或所述採樣輸入信號Vin的電壓幅值變化值的絕對值大於預定電壓幅值時輸出有效的第一控制信號S1；以及，
控制子模塊42，分別與所述判斷子模塊41和所述採樣保持單元31連接，用於當接收到有效的第一控制信號S1，並且所述採樣保持單元31開始放電時，生成並輸出放電控制信號。
在具體實施時，所述預定速率和所述預定電壓幅值是要根據具體的採樣保持晶片設定的。例如，針對型號為DS1843的高速採樣保持晶片來說，所述預定速率可以為3.85MHz(兆赫茲)，所述預定電壓幅值可以為6V，但是實際操作時可以根據具體情況靈活調整預定速率和預定電壓幅值，在此對該兩個參數的取值不做限定。
在實際操作時，所述放電控制模塊可以包括判斷子模塊和控制子模塊，判斷子模塊在判斷到所述採樣輸入信號的速率大於預定速率和/或所述採樣輸入信號的電壓幅值變化值的絕對值大於預定電壓幅值時輸出有效的第一控制信號，以使得控制子模塊在收到所述有效的第一控制信號後在採樣保持單元開始放電時輸出放電控制信號，也即在採樣輸入信號的速率大於預定速率和/或所述採樣輸入信號的電壓幅值變化值的絕對值大於預定電壓幅值時進行放電控制操作。
具體的，所述放電單元可以包括：
開關電晶體，柵極與所述放電控制模塊連接，第一極與所述採樣保持單元的輸出端連接，第二極接地；
放電電阻，第一端與所述採樣保持單元的輸出端連接，第二端與採樣保持電路的輸出端連接；以及，
放電電容，第一端與所述放電電阻的第二端連接，第二端接地。
本發明實施例所述的採樣保持電路通過採樣開關電晶體、放電電阻和放電電容組成一個快速放電電路，該快速放電電路用來加速高速採樣保持晶片的放電動作，從而實現對高速信號或者幅值變化加大的輸入信號的正確採樣。
具體的，所述放電控制模塊還用於當所述採樣保持單元完成放電操作時輸出停止控制信號。當採樣保持單元完成放電操作時輸出停止控制信號，當所述開關電晶體的柵極接入停止控制信號時，所述開關電晶體斷開。
在具體實施時，所述開關電晶體可以為N溝道增強型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬-氧化物半導體場效應電晶體)、N溝道耗盡型MOSFET、P溝道增強型MOSFET或P溝道耗盡型MOSFET。
下面通過四個具體實施例來說明本發明所述的採樣保持電路。
如圖5所示，本發明所述的採樣保持電路的第一具體實施例中的開關電晶體是N溝道增強型MOSFET；
也即，本發明所述的採樣保持電路的第一具體實施例，包括採樣保持單元31和為所述採樣保持單元提供使能信號的控制單元(圖5中未示出)；
所述採樣保持單元31採用型號為DS1843的高速採樣保持晶片311搭建而成；
所述高速採樣保持晶片311的正相輸入端VINP接入採樣輸入信號Vin；
所述高速採樣保持晶片311的使能信號輸入端DSEN接入所述控制單元輸出的使能信號SEN；
所述控制單元可以為FPGA(Field－Programmable Gate Array，現場可編程門陣列)、DSP(Digital Signal Processor，數位訊號處理器)、ARM處理器或者MUC(Microcontroller Unit，微控制單元)等邏輯控制器；
本發明實施例所述的採樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；
所述放電單元包括：
開關電晶體MC，柵極與所述放電控制模塊321連接，漏極與所述高速採樣保持晶片311的正相輸出端VOUTP連接，源極接地；
放電電阻Rt，第一端與所述高速採樣保持晶片311的輸出端連接，第二端與所述採樣保持電路的輸出端Vout連接；以及，
放電電容Ct，第一端與所述放電電阻Rt的第二端連接，第二端接地；
在採樣保持階段，放電控制模塊321輸出邏輯'0'，MC截止，高速採樣保持晶片311開始充電動作；當高速採樣保持晶片311開始放電動作時，通過放電控制模塊321輸出邏輯'1'，MC導通，高速採樣保持晶片311內部的電容兩端被同時接在地上，使得電容的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準備。
如圖6所示，本發明所述的採樣保持電路的第二具體實施例中的開關電晶體是P溝道增強型MOSFET；
也即，本發明所述的採樣保持電路的第二具體實施例，包括採樣保持單元31和為所述採樣保持單元提供使能信號的控制單元(圖6中未示出)；
所述採樣保持單元31採用型號為DS1843的高速採樣保持晶片311搭建而成；
所述高速採樣保持晶片311的正相輸入端VINP接入採樣輸入信號Vin；
所述高速採樣保持晶片311的使能信號輸入端DSEN接入所述控制單元輸出的使能信號SEN；
所述控制單元可以為FPGA(Field－Programmable Gate Array，現場可編程門陣列)、DSP(Digital Signal Processor，數位訊號處理器)、ARM處理器或者MUC(Microcontroller Unit，微控制單元)等邏輯控制器；
本發明實施例所述的採樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；
所述放電單元包括：
開關電晶體MC，柵極與所述放電控制模塊321連接，漏極與所述高速採樣保持晶片311的正相輸出端VOUTP連接，源極接地；
放電電阻Rt，第一端與所述高速採樣保持晶片311的輸出端連接，第二端與所述採樣保持電路的輸出端Vout連接；以及，
放電電容Ct，第一端與所述放電電阻Rt的第二端連接，第二端接地；
在採樣保持階段，放電控制模塊321輸出邏輯'0'，MC截止，高速採樣保持晶片311開始充電動作；當高速採樣保持晶片311開始放電動作時，通過放電控制模塊321輸出邏輯'1'，MC導通，高速採樣保持晶片311內部的電容兩端被同時接在地上，使得電容的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準備。
如圖7所示，本發明所述的採樣保持電路的第三具體實施例中的開關電晶體是N溝道耗盡型MOSFET；
也即，本發明所述的採樣保持電路的第三具體實施例，包括採樣保持單元31和為所述採樣保持單元提供使能信號的控制單元(圖7中未示出)；
所述採樣保持單元31採用型號為DS1843的高速採樣保持晶片311搭建而成；
所述高速採樣保持晶片311的正相輸入端VINP接入採樣輸入信號Vin；
所述高速採樣保持晶片311的使能信號輸入端DSEN接入所述控制單元輸出的使能信號SEN；
所述控制單元可以為FPGA(Field－Programmable Gate Array，現場可編程門陣列)、DSP(Digital Signal Processor，數位訊號處理器)、ARM處理器或者MUC(Microcontroller Unit，微控制單元)等邏輯控制器；
本發明實施例所述的採樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；
所述放電單元包括：
開關電晶體MC，柵極與所述放電控制模塊321連接，漏極與所述高速採樣保持晶片311的正相輸出端VOUTP連接，源極接地；
放電電阻Rt，第一端與所述高速採樣保持晶片311的輸出端連接，第二端與所述採樣保持電路的輸出端Vout連接；以及，
放電電容Ct，第一端與所述放電電阻Rt的第二端連接，第二端接地；
在採樣保持階段，放電控制模塊321輸出邏輯'1'，MC截止，高速採樣保持晶片311開始充電動作；當高速採樣保持晶片311開始放電動作時，通過放電控制模塊321輸出邏輯'0'，MC導通，高速採樣保持晶片311內部的電容兩端被同時接在地上，使得電容的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準備。
如圖8所示，本發明所述的採樣保持電路的第四具體實施例中的開關電晶體是P溝道耗盡型MOSFET；
也即，本發明所述的採樣保持電路的第四具體實施例，包括採樣保持單元31和為所述採樣保持單元提供使能信號的控制單元(圖8中未示出)；
所述採樣保持單元31採用型號為DS1843的高速採樣保持晶片311搭建而成；
所述高速採樣保持晶片311的正相輸入端VINP接入採樣輸入信號Vin；
所述高速採樣保持晶片311的使能信號輸入端DSEN接入所述控制單元輸出的使能信號SEN；
所述控制單元可以為FPGA(Field－Programmable Gate Array，現場可編程門陣列)、DSP(Digital Signal Processor，數位訊號處理器)、ARM處理器或者MUC(Microcontroller Unit，微控制單元)等邏輯控制器；
本發明實施例所述的採樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；
所述放電單元包括：
開關電晶體MC，柵極與所述放電控制模塊321連接，漏極與所述高速採樣保持晶片311的正相輸出端VOUTP連接，源極接地；
放電電阻Rt，第一端與所述高速採樣保持晶片311的輸出端連接，第二端與所述採樣保持電路的輸出端Vout連接；以及，
放電電容Ct，第一端與所述放電電阻Rt的第二端連接，第二端接地；
在採樣保持階段，放電控制模塊321輸出邏輯'1'，MC截止，高速採樣保持晶片311開始充電動作；當高速採樣保持晶片311開始放電動作時，通過放電控制模塊321輸出邏輯'0'，MC導通，高速採樣保持晶片311內部的電容兩端被同時接在地上，使得電容的放電時間縮短，確保採樣保持電路能夠快速完成放電的動作，為下一次採樣迅速做好準備。
在圖5、圖6、圖7和圖8中，G標示柵極，D標示漏極，S標示源極。
在圖5、圖6、圖7和圖8中，型號為DS1843的高速採樣保持晶片311的內部結構僅為功能示意圖，高速採樣保持晶片311的實際電路結構更為複雜，其中，CIN為輸入電容，CS為存儲電容，VCC為高電平輸入端，VCC為高電平，標號為OP的為運算放大器；VINP為正相輸入端，VINN為負相輸入端，DSEN為使能信號輸入端，GND為地端，VOUTP為正相輸出端，VOUTN為負相輸出端，DEN為輸出使能信號輸出端。在工作時，VINN接地。
本發明實施例以採樣保持單元採用型號為DS1843的高速採樣保持晶片為例，但是在實際操作時，所述採樣保持單元可以採用任何具有採樣保持作用的電路晶片，在此並不作限定。
如圖9所示，本發明實施例所述的採樣保持電路的放電控制方法包括：
S1：採樣保持電路的輸入端接入採樣輸入信號；
S2：當所述採樣保持電路開始放電時，控制單元包括的放電控制模塊根據所述採樣輸入信號輸出放電控制信號；
S3：在所述放電控制信號的控制下，放電單元控制在預定時間內所述採樣保持單元完成放電操作。
具體的，所述當所述採樣保持電路開始放電時，控制單元包括的放電控制模塊根據所述採樣輸入信號輸出放電控制信號步驟可以包括：
當放電控制模塊包括的判斷子模塊判斷到所述採樣輸入信號的速率大於預定速率和/或所述採樣輸入信號的電壓幅值變化值的絕對值大於預定電壓幅值時，所述判斷子模塊輸出有效的第一控制信號；
當所述放電控制模塊包括的控制子模塊接收到有效的第一控制信號，並且所述採樣保持單元開始放電時，所述控制子模塊控制生成並輸出放電控制信號。
具體的，當所述採樣保持電路包括開關電晶體、放電電阻和放電電容時，所述在所述放電控制信號的控制下，放電單元控制在預定時間內所述採樣保持單元完成放電操作步驟包括：
當所述開關電晶體的柵極接入所述放電控制信號時，所述開關電晶體導通。
具體的，本發明實施例所述的採樣保持電路的放電控制方法還可以包括：
當所述採樣保持單元完成放電操作時，所述放電控制模塊輸出停止控制信號；
當所述開關電晶體的柵極接入所述停止控制信號時，所述開關電晶體斷開。
本發明實施例所述的顯示裝置包括上述的採樣保持電路。
以上所述是本發明的優選實施方式，應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。