一種亞閾值SRAM存儲單元電路的製作方法

2023-06-22 15:37:36

本發明涉及集成電路技術領域，特別涉及一種亞閾值sram存儲單元電路。

背景技術：

亞閾值設計因其超低能耗的特性而逐漸被廣泛應用，特別是對sram這樣具有高密度集成的電路。然而，隨著電源電壓降低，使得電路進入亞閾值區，存儲單元受工藝波動影響更為顯著，結果使得存儲單元的穩定性降低甚至發生錯誤，這對存儲單元的設計有了更高的要求。

目前sram的主流單元為6t結構，如圖1所示為傳統的6tsram存儲單元電路結構示意圖，為了使6t單元具有更高的穩定性，可以優化管子的尺寸，但是優化後的6t單元若不藉助讀寫輔助技術很難工作在亞閾值區。有些管子的設計具有高的讀穩定性，但是寫穩定性比較差，為了可以工作在亞閾值區，必須使用寫輔助技術，這樣無疑會加大外圍電路的複雜性。所以，設計一款高讀寫穩定性的亞閾值區sram存儲單元電路很有必要。

技術實現要素：

本發明的目的，在於提供一種工作在亞閾值區的sram存儲單元電路，具有較高的讀寫穩定性。

本發明的技術方案為：

一種亞閾值sram存儲單元電路，包括第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8、第一pmos管p1和第二pmos管p2，

第一pmos管p1和第二pmos管p2的源極接電源電壓vdd，第一pmos管p1的漏極接第一nmos管n1的漏極、第二nmos管n2的柵極、第四nmos管n4的柵極、第五nmos管n5的源極和第二pmos管p2的柵極，第一pmos管p1的柵極接第一nmos管n1的柵極、第二nmos管n2的漏極、第三nmos管n3的柵極、第六nmos管n6的源極和第二pmos管p2的漏極；

第三nmos管n3和第四nmos管n4的源極接地電壓vss，第三nmos管n3的漏極接第一nmos管n1和第七nmos管n7的源極，第四nmos管n4的漏極接第二nmos管n2和第八nmos管n8的源極；

第五nmos管n5和第六nmos管n6的柵極接字線wl，第七nmos管n7和第八nmos管n8的柵極接讀字線rwl，第六nmos管n6和第八nmos管n8的漏極接位線bl，第五nmos管n5和第七nmos管n7的漏極接位線非blb。

具體的，所述第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8的體端均與地電壓vss相連，第一pmos管p1和第二pmos管p2的體端均與電源電壓vdd相連。

本發明的有益效果為：提供了一種亞閾值sram存儲單元電路，結合基於該電路的讀寫方式，使得本發明具有較高的讀寫噪聲容限，可以工作在亞閾值區，從而降低了功耗；另外本發明不需要輔助技術，可以使外圍電路設計更簡單。

附圖說明

圖1為傳統的6tsram存儲單元電路結構示意圖。

圖2為本發明提供的一種亞閾值sram存儲單元電路結構示意圖。

圖3為本發明電路的工作原理波形圖。

具體實施方式

下面結合附圖對本發明進行詳細的描述

如圖2所示為本發明提供的一種亞閾值sram存儲單元電路結構示意圖，電路採用雙端讀寫的雙埠結構，包括第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8、第一pmos管p1和第二pmos管p2，第一pmos管p1和第二pmos管p2的源極接電源電壓vdd，第一pmos管p1的漏極接第一nmos管n1的漏極、第二nmos管n2的柵極、第四nmos管n4的柵極、第五nmos管n5的源極和第二pmos管p2的柵極，第一pmos管p1的柵極接第一nmos管n1的柵極、第二nmos管n2的漏極、第三nmos管n3的柵極、第六nmos管n6的源極和第二pmos管p2的漏極；第三nmos管n3和第四nmos管n4的源極接地電壓vss，第三nmos管n3的漏極接第一nmos管n1和第七nmos管n7的源極，第四nmos管n4的漏極接第二nmos管n2和第八nmos管n8的源極；第五nmos管n5和第六nmos管n6的柵極接字線wl，第七nmos管n7和第八nmos管n8的柵極接讀字線rwl，第六nmos管n6和第八nmos管n8的漏極接位線bl，第五nmos管n5和第七nmos管n7的漏極接位線非blb。

本發明提供的電路採用雙端讀寫的雙埠結構，其中所有的nmos管的體端均與地電壓vss相連，所有的pmos管的體端均與電源電壓vdd相連。

圖2中第二pmos管p2的漏極為存儲點q，第一pmos管p1的漏極為存儲點qb，第四nmos管n4的漏極為存儲點nq、第三nmos管n3的漏極為存儲點nqb。

圖3為本發明電路的工作原理波形圖，下面結合圖2和圖3具體說明本發明存儲單元電路的工作原理：

1、保持操作：

在存儲單元電路保持數據期間，字線wl與讀字線rwl都為低電平0，這樣第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8處於關斷狀態，位線bl、位線非blb上的信號變化無法對存儲點q和存儲點qb產生影響。

第一pmos管p1、第一nmos管n1和第三nmos管n3構成第一反相器，第二pmos管p2、第二nmos管n2和第四nmos管n4構成第二反相器，用於存儲相反的數據，兩個反相器形成反饋結構，同時由於第一nmos管n1和第二nmos管n2的存在使得存儲單元的保持數據能力比傳統6tsram存儲單元的保持數據能力有所提高。

2、寫操作：

由於寫0寫1操作相似，現在以數據0寫入到本發明的存儲單元電路為例來說明數據的寫操作。

在寫數據期間，字線wl和讀字線rwl都設置為高電平1，此時，第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8導通，位線bl為低電平0，位線非blb為高電平1，假設存儲點q為高電平1，存儲點qb為低電平0，從而第一nmos管n1和第三nmos管n3導通，第二nmos管n2和第四nmos管n4關斷，存儲點q通過第六nmos管n6向位線bl放電，逐漸把數據寫入存儲點q，存儲點qb變為高電平。由於在第一pmos管p1和第三nmos管n3之間插入第一nmos管n1，使得第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器下拉能力變弱。同樣的原理，第二pmos管p2、第二nmos管n2和第四nmos管n4組成的第二反相器下拉能力變弱，從而有更好的寫穩定性。同時，由於第七nmos管n7的作用，存儲點nqb由原來的0電平變為大於0的某一電平，結果間接增大了第一nmos管n1的閾值電壓，進一步減弱了由第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器下拉能力，從而使得存儲點qb更容易變為高電平。如果由於第六nmos管n6比第二pmos管p2的導電能力弱使得存儲點q不容易拉為低電平，但是由於第七nmos管n7的作用，會使得存儲點q更容易變為低電平，從而有更高的寫性能。寫數據1有相同的原理。

3、讀操作：

讀操作時讀字線rwl為高電平，字線wl為低電平，位線bl和位線非blb預充為高電平，若此時存儲點q為0，則存儲點qb為高電平，存儲點nq為低電平，此時第一nmos管n1與第三nmos管n3關斷，第四nmos管n4和第二nmos管n2導通，這樣位線bl通過第四nmos管n4和第八nmos管n8進行放電，位線非blb保持高電平。由於第七nmos管n7導通使得存儲點nqb為高電平，即第一nmos管n1的源極電壓為高電平，由於mos管體效應影響使得第一nmos管n1的閾值電壓vt變大，此時由第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器需要更高的輸入電壓才會使得存儲點qb節點由高電平變為低電平，此時即使由於第八nmos管n8與第四nmos管n4的分壓作用使存儲點q電位升高，由於前述的原理存儲點qb很難翻轉為低電平，所以有更高的讀噪聲容限。

通過試驗仿真得出，相比傳統6tsram存儲單元結構，本發明的存儲單元結構保持噪聲容限為其1.04倍，讀噪聲容限為其1.7倍，寫噪聲容限為其1.41倍。

本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護範圍內。