製作阻擋層的方法

2023-06-22 09:51:06 2

專利名稱：製作阻擋層的方法
技術領域：
本發明提供一種製作阻擋層的方法，特別是一種利用檢測程序及重作(rework)工藝來製作一高成品率的阻擋層的方法。
背景技術：
在半導體工藝中，常會因為諸多無法避免的因素而產生許多微粒(particles)，而這些微粒的存在，輕則影響部份管芯(die)的半導體元件的電性表現，嚴重時則必需報廢整批晶片。一般半導體工藝上多採用溼式蝕刻或液態刷洗(1iquid type scrubber)方法來去除微粒，然而這種方式僅能夠去除半導體晶片表面薄膜上附著的微粒，一旦微粒是在薄膜沉積過程中同時形成的，或存在於前次薄膜表面上，亦即微粒會被當層薄膜所包覆，則液態刷洗方式亦無法有效去除微粒，從而嚴重影響半導體工藝成品率。
此外，隨著半導體工藝線寬日益下降且元件集成度不斷提高的情形下，物理汽相沉積(physical vapor deposition，PVD)技術，如蒸鍍(evaporation)或濺鍍(sputtering)，已無法解決半導體工藝所遭遇的困難，特別是在進行沉積時易於線寬較小或高寬比(aspect ratio)過大處形成孔洞(voids)的問題。因此為了提高階梯覆蓋(step coverage)良好的薄膜，一般均採用化學汽相沉積(chemical vapor deposition，CVD)方法來製作薄膜，以確保形成薄膜的形狀良好。
這種利用化學汽相沉積形成薄膜雖然可以得到階梯覆蓋優選的薄膜，然而CVD工藝中卻容易因為汽相形核(gas phase nucleation)現象，或是因反應器內壁殘留薄膜剝離(peeling)，或者反應不完全粒子掉落而導致微粒產生，進而影響沉積工藝的成品率。以下舉半導體工藝中常見的阻擋層沉積工藝為例，來說明微粒形成的原因及其對阻擋層電性的影響。
請參考圖1及圖2，圖1及圖2為公知形成阻擋層的方法的示意圖。如圖1所示，首先提供一半導體襯底10，其上包括至少一柵極結構12，柵極結構12的周圍側壁包括一側壁子14，且柵極結構12側邊的半導體襯底10中還包括一漏極摻雜區16與一源極摻雜區18。接著於半導體襯底10上形成一介電層20，並利用一光致抗蝕劑圖案(未示出)去除部分漏極摻雜區16上方的介電層20，以形成一插孔22。
隨後如圖2所示，進行一CVD工藝，以於插孔22內壁形成一阻擋層24。其中，阻擋層24一般由鈦/氮化鈦所組成，用來提高後續形成的金屬位線插塞(未示出)對半導體襯底10的歐姆接觸(ohmic contact)能力並抑制金屬原子擴散的情形。如前所述，在CVD工藝中一旦因為反應器內的微粒掉落，或是因為汽相形核現象而造成欲沉積的阻擋層產生大小不一的管芯，都會造成如圖2中所示的微粒26。
目前大多是在完成金屬連線工藝後才會進行電性檢測，而未達預期電性標準的半導體元件，在利用電子顯微鏡觀察後會發現往往是因為微粒所造成的，而這些未達電性標準的管芯因無法使用也只能以報廢方式處理，嚴重影響成品率。因此，如何解決微粒對半導體成品率的影響實為目前半導體工藝中的一重要課題。

發明內容
因此，本發明的主要目的在於提供一種包括檢測程序及重作工藝的阻擋層的形成方法，以解決公知技術無法克服的微粒問題，進而提高工藝成品率。
根據本發明的方法，首先提供一半導體襯底，且半導體襯底上包括至少一導電層，接著進行一CVD工藝，以於導電層上形成一阻擋層，隨後再進行一檢測程序。若檢測出阻擋層中包括微粒，則進行一重作工藝。此重作工藝是先進行一蝕刻工藝，以去除先前所形成的阻擋層，接著利用一刷洗機(scrubber)刷洗半導體襯底，然後以清洗溶液清洗半導體襯底表面，最後再進行另一CVD工藝，以於導電層上形成另一阻擋層。而若未檢測出阻擋層中包括微粒，則省略上述重作工藝。
由於本發明於形成阻擋層後便進行一檢測程序，並在發現過大的微粒時，隨即進行一重作工藝以重新形成阻擋層，有別於公知技術於發現電性不佳而採取報廢的作法，故而可以大幅提高成品率。


圖1及圖2為公知形成阻擋層的方法的示意圖；圖3至圖6為本發明優選實施例製作阻擋層的方法的示意圖；圖7為本發明製作阻擋層方法的流程圖。
附圖標記說明10 半導體襯底 12 柵極結構14 側壁子 16 漏極摻雜區18 源極摻雜區 20 介電層22 插孔24 阻擋層26 微粒50 半導體襯底52 柵極結構54 漏極摻雜區56 源極摻雜區 58 覆蓋層60 側壁子 62 介電層64 多晶矽層66 金屬矽化物68 介電層 69 插孔70 鈦/氮化鈦薄膜 72 微粒74 鈦/氮化鈦薄膜 76 位線插塞78 位線100 形成一阻擋層110進行一檢測程序 120 進行一重作工藝130進行後續工藝具體實施方式
為進一步說明本發明方法，以下舉半導體工藝中金屬位線插塞的阻擋層工藝來說明本發明製作阻擋層的方法。請參考圖3至圖6，圖3至圖6為本發明優選實施例製作阻擋層的方法的示意圖。如圖3所示，首先提供一半導體襯底50，其上包括至少一柵極結構52，且每一柵極結構52側邊的半導體襯底50中包括一漏極摻雜區54與一源極摻雜區56。此外，每一柵極結構52均包括一覆蓋層58位於柵極結構52上方，以及一側壁子60環繞於柵極結構52的側壁。其中，覆蓋層58與側壁子60通常由氮化矽所組成，用來避免後續工藝可能發生的短路問題。
接著於半導體襯底50上形成一介電層62，並利用一光致抗蝕劑圖案(未示出)進行一蝕刻工藝，去除部分介電層62以形成一接觸孔(未示出)，隨後再去除光致抗蝕劑圖案(未示出)。然後於接觸孔(未示出)內沉積一多晶矽層64，並於多晶矽層64表面形成一金屬矽化物(silicide)66。其中，多晶矽層64作為一轉接墊(landing pad)之用，而金屬矽化物66則為了增加與後續欲形成的阻擋層的導電性，在本實施例中，利用鈷或鈷化合物與多晶矽64層自對準金屬矽化(salicide)反應，以於多晶矽層64表面形成一矽化鈷(CoSi)層，作為金屬矽化物66。
如圖4所示，接著於介電層62與金屬矽化物66上沉積另一介電層68，並利用一光致抗蝕劑圖案(未示出)來蝕刻部分介電層68，以於金屬矽化物66上方形成一插孔69，然後去除光致抗蝕劑圖案(未示出)。接著進行一化學汽相沉積工藝，於金屬矽化物66表面與介電層68表面形成一鈦/氮化鈦薄膜70，作為阻擋層之用。其中形成鈦/氮化鈦薄膜70的方法包括先利用四氯化鈦(TiCl4)與氫氣(H2)於高溫下反應，以於金屬矽化物66表面與介電層68表面形成一鈦薄膜(未示出)，接著再於高溫下通入氨氣(NH3)以於鈦薄膜(未示出)表面形成氮化鈦薄膜(未示出)，以形成鈦/氮化鈦薄膜70，作為阻擋層之用。如前所述，一旦阻擋層中有過大的微粒出現，會嚴重影響半導體元件的電性表現。因此本發明於形成鈦/氮化鈦薄膜70之後，隨即利用電子顯微鏡進行一檢測程序，以檢測鈦/氮化鈦薄膜70中是否包括過大及過量的微粒72，然後再通過比對信息庫的方式來判斷這些微粒72是否會影響導電性。若經判斷微粒72不致影響導電性則進行後續形成位線的工藝，若經判斷微粒72過大可能影響電性表現，隨即進行一重作工藝以去除微粒72及鈦/氮化鈦薄膜70，並重新形成另一鈦/氮化鈦薄膜。
如圖5所示，本發明的重作工藝先進行一溼式蝕刻工藝去除微粒(未示出)與鈦/氮化鈦薄膜(未示出)，而在本發明的優選實施例中使用磷酸(H3PO4)、硝酸(HNO3)、醋酸(CH3COOH)與水的混合蝕刻溶液來去除微粒72與鈦/氮化鈦薄膜70，其中磷酸∶硝酸∶醋酸∶水的優選體積比為介於(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之間，而經實際操作的結果，更優選的為40∶1∶2∶3。利用上述蝕刻溶液，經過約1400～2000秒的工藝反應時間，即可將微粒72與鈦/氮化鈦薄膜70完全去除。接著利用一刷洗機(scrubber)進行一刷洗步驟以清除金屬矽化物66與介電層68表面殘留的微粒(未示出)。然後利用一硫酸溶液清洗金屬矽化物66與介電層68表面，以進一步清除金屬矽化物66表面殘留的鈦/氮化鈦薄膜(未示出)。最後再進行另一化學汽相沉積工藝，以於金屬矽化物66與介電層68表面形成另一鈦/氮化鈦薄膜74。
在形成鈦/氮化鈦薄膜74並通過檢測程序之後，即可繼續進行形成位線插塞的工藝。如圖6所示，先於鈦/氮化鈦薄膜74上沉積一金屬層並填滿插孔69(如圖5所示)，接著進行一平面化工藝，以於圖5所示的插孔69中形成一位線插塞76，或者直接利用一光致抗蝕劑圖案(未示出)來對上述金屬層進行一蝕刻工藝，以去除部分金屬層而同時形成所需的位線78以及位線插塞76。在本實施例中，位線插塞76與位線78的材料為鎢，然而位線78亦可視半導體元件設計不同而使用多晶矽等導電材料。
簡而言的，本發明於形成阻擋層後便進行一檢測程序，並且在阻擋層中包括微粒時進行一重作工藝來重新形成阻擋層。請參考圖7。圖7為本發明製作阻擋層方法的流程圖。本發明方法包括下列步驟100於半導體襯底表面形成一阻擋層；110進行一檢測程序，判斷阻擋層是否包括會影響導電性的微粒，若有則進行步驟120，若無則進行步驟130；120進行一重作工藝，根據上述的步驟清除阻擋層，並另形成一新阻擋層；以及130進行後續形成位線插塞的工藝。
根據實驗結果顯示，經過重作工藝後所形成的鈦/氮化鈦薄膜所包括的微粒數目大幅減少，且完成的半導體元件均具有良好的電性表現，因此本發明的重作工藝可有效提高成品率。值得注意的是，本發明的優選實施例是以一用來連接轉接墊與位線插塞的鈦/氮化鈦薄膜的工藝來說明本發明的方法，然而本發明並不局限於此，一般半導體工藝中對於電性表現要求高的阻擋層工藝，例如金屬插塞工藝、金屬內連線工藝、雙鑲嵌工藝等，以及不同材料的阻擋層，如矽化鈷(tungsten silicon)，均可利用本發明所披露的方法。在不造成導電層(可為一多晶矽層、一金屬層或是一金屬矽化物)損壞的前提下去除原有的阻擋層，並進行一重作工藝以於導電層的上形成一新阻擋層。
相較於公知技術，本發明形成阻擋層的方法利用一檢測程序判斷阻擋層中是否包括影響電性表現的微粒存在，並利用一重作工藝去除包括微粒的阻擋層，然後形成一新阻擋層，以確保阻擋層具有優選的導電性，進而有效降低製造成本增加成品率。
以上所述僅為本發明的優選實施例，凡依本發明權利要求書所做的同等變化與修飾，均應屬於本發明專利的涵蓋範圍。
權利要求
1.一種形成阻擋層的方法，包括(a)提供一半導體襯底，且該半導體襯底上至少包括一插孔；(b)進行一化學汽相沉積工藝，於該半導體襯底表面以及該插孔內壁表面上形成一鈦/氮化鈦薄膜作為該阻擋層；(c)進行一檢測程序，其中若檢測出該阻擋層中包括微粒，則進行步驟(d)；以及(d)進行一重作工藝，包括進行一蝕刻工藝，去除該阻擋層；利用一刷洗機刷洗該半導體襯底，以去除微粒；利用一清洗溶液清洗該半導體襯底表面；以及進行另一化學汽相沉積工藝，以於該插孔內形成另一鈦/氮化鈦薄膜。
2.如權利要求1所述的方法，其中該蝕刻工藝為一溼式蝕刻工藝。
3.如權利要求2所述的方法，其中該溼式蝕刻工藝利用一酸性溶液來進行蝕刻，且該酸性溶液由磷酸(H3PO4)∶硝酸(HNO3)∶醋酸(CH3COOH)∶水(H2O)所組成。
4.如權利要求3所述的方法，其中該酸性溶液中磷酸∶硝酸∶醋酸∶水的體積比例介於(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之間。
5.如權利要求1所述的方法，其中該清洗溶液為一硫酸溶液。
6.如權利要求1所述的方法，其中該檢測程序用於檢測影響電性表現的微粒。
7.一種形成阻擋層的方法，包括(a)提供一半導體襯底，且該半導體襯底上至少包括一導電層；(b)進行一化學汽相沉積工藝，於該導電層上形成一阻擋層；(c)進行一檢測程序，其中若檢測出該阻擋層中包括微粒，則進行步驟(d)；以及(d)進行一重作工藝，包括進行一蝕刻工藝，去除該阻擋層；利用一刷洗機刷洗該半導體襯底，以去除微粒；利用一清洗溶液清洗該半導體襯底表面；以及進行另一化學汽相沉積工藝，以於該導電層上形成另一阻擋層。
8.如權利要求7所述的方法，其中該阻擋層為一鈦/氮化鈦薄膜。
9.如權利要求7所述的方法，其中該導電層為一多晶矽層。
10.如權利要求7所述的方法，其中該導電層為一矽化金屬層。
11.如權利要求7所述的方法，其中該導電層為一金屬層。
12.如權利要求7所述的方法，其中該蝕刻工藝為一溼式蝕刻工藝。
13.如權利要求12所述的方法，其中該溼式蝕刻工藝利用一酸性溶液來進行蝕刻，且該酸性溶液由磷酸(H3PO4)∶硝酸(HNO3)∶醋酸(CH3COOH)∶水(H2O)所組成。
14.如權利要求13所述的方法，其中該酸性溶液中磷酸∶硝酸∶醋酸∶水的體積比例介於(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之間。
15.如權利要求7所述的方法，其中該清洗溶液為一硫酸溶液。
全文摘要
本發明涉及一種形成鈦/氮化鈦(Ti/TiN)阻擋層的方法，首先提供一半導體襯底，且半導體襯底上包括至少一導電層，接著進行一化學汽相沉積(CVD)工藝，於導電層上形成一Ti/TiN阻擋層，隨後進行一檢測程序。若檢測出Ti/TiN阻擋層中包括微粒，則進行一重作工藝。
文檔編號H01L21/02GK1674215SQ200410031228
公開日2005年9月28日 申請日期2004年3月26日 優先權日2004年3月26日
發明者陳菁華, 鄭意中 申請人:力晶半導體股份有限公司