一種調節接觸電阻阻值的工藝的製作方法

2023-06-25 12:39:41 1

專利名稱：一種調節接觸電阻阻值的工藝的製作方法
技術領域：
本發明涉及半導體製造領域，尤其涉及一種調節接觸電阻阻值的工藝。
背景技術：
目前，半導體的標準製程中，針對COMS器件的金屬歐姆接觸部分的工藝步驟，主要採用化學機械研磨工藝(Chemical Mechanical Polishing ,簡稱CMP)對通孔中的鶴進行平坦化工藝，進而形成鎢栓接觸。圖1-6為本發明背景技術中形成鎢栓接觸的傳統工藝步驟流程示意圖；如圖1-6所示，首先，提供一具有源級(S)、漏極(D)和柵極(G)的半導體襯底結構1，沉積層間介質層(Inter Layer Dielectrics，簡稱ILD) 2覆蓋半導體襯底結構I的上表面，利用光刻(Photo)、刻蝕(Etch)工藝,部分去除層間介質層2至源級(S)、漏極(D)和柵極(G)的上表面，以在刻蝕後剩餘的層間介質層21中形成多個通孔3 ;其次，沉積阻擋層4覆蓋刻蝕後剩餘的層間介質層21的上表面和通孔3的底部及其側壁後，沉積鎢層5充滿通孔3並覆蓋阻擋層4的上表面；最後，採用CMP工藝對鎢層5進行平坦化處理，以部分去除鎢層5和阻擋層4至刻蝕後剩餘的層間介質層21的上表面，使得剩餘的鎢層51和剩餘的阻擋層41均位於通孔3中，進而形成鎢栓接觸孔。 由於鎢的電阻率較大(0.053Ω_2/πι)，造成接觸電阻(鎢栓)較大，致使製備的半導體器件電學性能較差，降低了產品的良率。

發明內容
針對上述存在的問題，本發明揭示了一種調節接觸電阻阻值的工藝，主要利用鎢回蝕工藝形成鎢/銅栓，並通過調節回蝕工藝時間來控制形成的鎢/銅栓中鎢層和銅層的比例，以達到控制接觸電阻阻值大學的目的，進而提高半導體器件的電學性能和產品的良率。
本發明的目的是通過下述技術方案實現的
一種調節接觸電阻阻值的工藝，其中，包括以下步驟
於一設置有源漏柵極的半導體襯底結構的上表面沉積層間介質層；
採用光刻、刻蝕工藝去除部分所述層間介質層，形成貫穿剩餘層間介質層至所述半導體襯底結構表面的多個接觸通孔；
沉積阻擋層覆蓋所述剩餘層間介質層和每個所述接觸通孔的底部及其側壁；
沉積鎢層充滿每個所述接觸通孔並覆蓋所述剩餘層間介質層的上表面；
回蝕所述鎢層，去除位於所述剩餘層間介質層上方和部分所述接觸通孔中的鎢層；
沉積銅層覆蓋所述阻擋層的上表面，並充滿所述接觸通孔；
採用平坦化工藝去除多餘的銅層和阻擋層，形成鎢/銅栓；
其中，通過控制回蝕工藝時間來控制回蝕所述接觸通孔中鎢層的深度。上述的調節接觸電阻阻值的工藝，其中，採用CMP工藝去除銅層和阻擋層至所述剩餘層間介質層的。上述的調節接觸電阻阻值的工藝，其中，所述接觸通孔的直徑為80_200nm。上述的調節接觸電阻阻值的工藝，其中，所述阻擋層的材質為Ti/TiN。上述的調節接觸電阻阻值的工藝，其中，所述阻擋層的厚度為10_30nm。綜上所述，本發明一種調節接觸電阻阻值的工藝，主要利用鎢回蝕工藝形成鎢/銅栓，並通過調節回蝕工藝時間來控制形成的鎢/銅栓中鎢層和銅層的比例，以達到控制接觸電阻阻值大學的目的，進而提高半導體器件的電學性能和產品的良率。


圖1-6為本發明背景技術中形成鎢栓接觸的傳統工藝步驟流程示意 圖7-14為本發明中形成鎢/銅栓結構的工藝流程示意 圖15為器件接觸電阻與鎢/銅栓比例之間的關係示意圖，橫軸表示鎢/銅栓中銅與鎢的比例，縱軸表示器件接觸電阻的阻值大小(歸一化)。
具體實施例方式 下面結合附圖對本發明的具體實施方式
作進一步的說明
圖7-14為本發明中形成鎢/銅栓結構的工藝流程示意圖；首先，如圖7-8所示，在一具有源級(S)、漏極(D)和柵極(G)的半導體襯底結構1，沉積層間介質層(Inter LayerDielectrics，簡稱ILD) 2覆蓋半導體襯 底結構I的上表面；其次，旋塗光刻膠覆蓋層間介質層2的上表面，曝光、顯影后，去除多餘的光刻膠，形成具有通孔圖案的光阻，並以該光阻為掩膜刻蝕層間介質層2至半導體襯底結構I的上表面(源、漏、柵極的上表面)，去除光阻後形成如圖9所示的具有多個接觸通孔3的結構，且該接觸通孔3貫穿剩餘層間介質層21至半導體襯底結構I的上表面；其中，接觸通孔3的直徑為80-200nm,如80nm、lOOnm、150nm或200nm等值。如圖10所示，沉積材質為Ti/TiN的阻擋層4覆蓋刻蝕後剩餘的層間介質層21的上表面和所有接觸通孔3的底部及其側壁後，如圖11所示，繼續沉積鎢層5充滿接觸通孔3並覆蓋阻擋層4的上表面；其中，阻擋層4的厚度為10-30nm，如10nm、20nm或30nm等值。採用回蝕工藝(Etch Back),以去除位於剩餘層間介質層21上表面和部分接觸通孔3中的鎢層5，由於在回蝕工藝中阻擋層4相對於鎢層5的刻蝕選擇比較高，所以阻擋層4在回蝕工藝中得以保留，進而形成如圖12所示的結構；優選的，剩餘的鎢層52的厚度為接觸通孔3深度的三分之二，即形成有接觸通孔3的三分之一深度的鎢層孔；其中，可通過控制回蝕工藝的時間，來控制回蝕接觸通孔3中的鎢層5的深度。如圖13所示，採用標準銅沉積工藝，沉積銅層6覆蓋阻擋層4的上表面並充滿鎢層孔，並採用CMP工藝銅層6和阻擋層4進行平坦化工藝至剩餘層間介質層21的上表面，形成如圖14所示的結構；如圖14所示，半導體襯底結構I的上表面覆蓋有剩餘層間介質層21，該剩餘層間介質層21中有多個接觸通孔3，該接觸通孔3貫穿上述的剩餘層間介質層
21至半導體襯底結構I的上表面，剩餘的阻擋層42覆蓋接觸通孔3的底部及其側壁，剩餘鎢層52充滿接觸通孔3的底部，剩餘銅層61覆蓋剩餘鎢層52的上表面並充滿接觸通孔3的上部，即剩餘鎢層52和剩餘銅層61共同形成了鎢/銅栓結構。由於鎢電阻率為O. 053 Ω mm2/m,而銅的電阻率則為O. 0185 Ω mm2/m,即本實施例所形成的鎢/銅栓結構相對於傳統的純鎢栓結構的電阻降低了 27.7%，從而大大降低了接觸電阻。圖15為器件接觸電阻與鎢/銅栓比例之間的關係示意圖，橫軸表示鎢/銅栓中銅與鎢的比例，縱軸表示器件接觸電阻的阻值大小(歸一化)；預先設定純鎢栓時器件接觸電阻阻值為1，即銅(Cu)/鎢(W)的比值為0，器件接觸電阻阻值為I ;由圖15可知，隨著Cu/W比值的增大，即接觸電阻中Cu的所佔比例越多，器件接觸電阻的阻值就越小，從Cu/W為O時，器件接觸電阻的阻值為1，到Cu/W為4/4時，器件接觸電阻的阻值將為O. 67，所以可知可通過控制接觸電阻中Cu的比例能有效的控制器件接觸電阻阻值的大小，即通過控制鎢層的回蝕工藝如刻蝕時間等來控制鎢/銅栓中銅的比例，進而達到控制接觸電阻，甚至器件接觸電阻阻值的大小，以有效的提高半導體器件的電學性能。綜上所述，由於採用了上述技術方案，本發明實施例調節接觸電阻阻值的工藝，主要利用鎢回蝕工藝形成鎢/銅栓，並通過調節回蝕工藝時間來控制形成的鎢/銅栓中鎢層和銅層的比例，以達到控制接觸電阻阻值大學的目的，進而提高半導體器件的電學性能和廣品的良率。
通過說明和附圖，給出了具體實施方式
的特定結構的典型實施例，基於本發明精神，還可作其他的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為局限。對於本領域的技 術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
權利要求
1.一種調節接觸電阻阻值的工藝，其特徵在於，包括以下步驟 於一設置有源漏柵極的半導體襯底結構的上表面沉積層間介質層； 採用光刻、刻蝕工藝去除部分所述層間介質層，形成貫穿剩餘層間介質層至所述半導體襯底結構表面的多個接觸通孔； 沉積阻擋層覆蓋所述剩餘層間介質層和每個所述接觸通孔的底部及其側壁； 沉積鎢層充滿每個所述接觸通孔並覆蓋所述剩餘層間介質層的上表面； 回蝕所述鎢層，去除位於所述剩餘層間介質層上方和部分所述接觸通孔中的鎢層； 沉積銅層覆蓋所述阻擋層的上表面，並充滿所述接觸通孔； 採用平坦化工藝去除多餘的銅層和阻擋層，形成鎢/銅栓； 其中，通過控制回蝕工藝時間來控制回蝕所述接觸通孔中鎢層的深度。
2.根據權利要求1所述的調節接觸電阻阻值的工藝，其特徵在於，採用CMP工藝去除銅層和阻擋層至所述剩餘層間介質層的。
3.根據權利要求1所述的調節接觸電阻阻值的工藝，其特徵在於，所述接觸通孔的直徑為 80-200nm。
4.根據權利要求1所述的調節接觸電阻阻值的工藝，其特徵在於，所述阻擋層的材質為 Ti/TiN。
5.根據權利要求1所述的調節接觸電阻阻值的工藝，其特徵在於，所述阻擋層的厚度為 10_30nm。
全文摘要
本發明涉及半導體製造領域，尤其涉及調節接觸電阻阻值的工藝。本發明利用鎢回蝕工藝形成鎢/銅栓，並通過調節回蝕工藝時間來控制形成的鎢/銅栓中鎢層和銅層的比例，以達到控制接觸電阻阻值大學的目的，進而提高半導體器件的電學性能和產品的良率。
文檔編號H01L21/285GK103050390SQ20121049401
公開日2013年4月17日 申請日期2012年11月28日 優先權日2012年11月28日
發明者胡彬彬, 陳建維, 張旭昇 申請人:上海華力微電子有限公司