利用超薄介質擊穿現象的可再編程不揮發性存儲器的製作方法

2023-06-27 05:40:46 1

專利名稱：利用超薄介質擊穿現象的可再編程不揮發性存儲器的製作方法
技術領域：
本發明涉及到可再編程不揮發性存儲器，更具體地講，涉及到利用一種超薄介質(比如MOS柵介質)的擊穿現象來存儲數字信息的一種不揮發性可再編程半導體存儲器。
背景技術：
不揮發性存儲器在去掉電源後仍能保持所保存的數據，這在許多種不同的計算機和其它電子設備中是需要的，或至少是高度期望的。一種通常的不揮發性存儲器是可編程只讀存儲器(「PROM」)，它利用字線-位線交叉點元件如熔絲、反熔絲，和俘獲電荷器件如浮置柵雪崩注入金屬氧化物半導體(「FAMOS」)電晶體來存儲邏輯信息。PROM通常是不可再編程的。
2001年4月10日頒發給Reisinger等人的一項美國專利(專利號6,215,140)所披露的利用電容中二氧化矽層的擊穿來存儲數字數據的一種PROM單元就是一個例子。Reisinger等人披露的基本PROM使用一個氧化物電容和一個結型二極體進行一系列組合作為交叉點元件。一個完好無損的電容代表邏輯值0，一個被電擊穿的電容代表邏輯值1。二氧化矽層的厚度被調節到能夠獲得所需要的性能規範。二氧化矽的擊穿電荷大約為10C/cm2(庫侖/cm2)。如果給厚度為10nm的電容介質加上一個10V的電壓(獲得的場強是10mV/cm)，就會有一個1mA/cm2左右的電流流動。在10V的電壓下，一個存儲器單元就有大量的時間完成編程。然而，為了減少在電擊穿時出現大的功率損失，將電容的介質設計得更薄一些更為有利。例如，電容介質厚度為3到4nm的一個存儲器單元結構可在1.5V左右的電壓下工作。電容介質在這個電壓下還不會擊穿，所以1.5V對於讀出存儲器單元的數據來說是足夠的。數據在比如5V電壓下存儲，在這種情況下，一個存儲器單元結構中一個單元串可在1毫秒左右時間內完成編程。在這種情況下出現的能量損失約為50瓦(10庫侖×5V)/cm2電容介質。如果所期望的功率損失是0.5W左右，完成一個一千兆位的存儲器的編程需要100秒左右。如果能夠允許更大的功率損失，相應地編程就會進行得更快一些。
有些種類的不揮發性存儲器可以重複編程和擦除，包括通過稱為EPROM的可擦除可編程只讀半導體存儲器，和通常稱為EEPROM的電可擦可編只讀半導體存儲器。EPROM存儲器通過用紫外光擦除，用各種電壓進行編程；而EEPROM存儲器的擦除和編程都是用各種電壓來完成。EPROMs和EEPROMs都有適當的結構(通常稱為浮置柵)根據它上面待存儲的數據進行充電和放電。浮置柵上的電荷建立起器件的閾值電壓，即VT。當存儲器被讀出時，浮置柵上的電荷就被感測以判定其中存儲的數據。一般在這些種類的存儲器單元中所作的研究努力都是致力於儘量減小柵氧化層的應力。
有一種器件稱為金屬氮化物氧化物矽(「MNOS」)器件，它有一個溝道位於一個源極和一個漏極之間的矽中，上面重疊有一個由一層二氧化矽層、一層氮化矽層和一層鋁層構成的柵極結構。通過給柵極加上適當的電壓脈衝，MNOS器件就可以在兩種閾值電壓態VTH(high)和VTH(low)之間轉換，從而使電子被俘獲在氧化物-氮化物柵極結構中(VTH(high))或從氧化物-氮化物柵極結構中被驅趕出來(VTH(low))。一般在這些種類的存儲器單元中所作的研究努力都是致力於儘量減小柵氧化層的應力。
1977年7月19日頒發給Hoffman等人的一項美國專利(專利號4,037,243)披露了利用一種柵控二極體的柵極存儲的電荷來存儲邏輯值0和1的一種結擊穿存儲器單元。電荷通過利用柵控二極體的p-型電極和柵電極之間形成的一個電容保存在柵極上。在電容中通過使用由二氧化矽層和氮化矽層代替二氧化矽形成的一種複合介質使電荷存儲得到增強。給柵控二極體的電極加上一個擦除電壓就使二氧化矽-氮化矽界面充滿負電荷，這種負電荷在完成擦除操作以後仍得到保持。這種負的界面電荷使柵控二極體即使在去除了擦除電壓以後也處在一種感應的結模式下工作。當柵控二極體在以後被讀出時，它的溝道就表現出場感應結擊穿而出現飽和電流流動。場感應結擊穿電壓低於金相結擊穿電壓。然而，給柵控二極體的電極加上一個寫電壓就使二氧化矽-氮化矽界面充滿正電荷，這種正電荷在完成寫操作後仍得到保持。當柵控二極體在以後被讀出時，就不會有擊穿，因為沒有溝道存在。只有一個微弱的電流流動。感測出的不同電流就指示出不同的邏輯態。
製造各種不揮發性存儲器所用的各種工藝在改進方面總的說來落後於廣泛使用的工藝，比如先進的CMOS邏輯工藝。像製作快閃EEPROM那樣的器件工藝，為了製作高壓發生電路所需要的各種特殊區域和結構、三阱、浮置柵、ONO層、和這種器件中一般看到的特殊源結和漏結，比起標準的先進CMOS邏輯工藝來，所使用的光刻步驟要多30％。相應地，製作快閃器件的工藝比起標準的先進CMOS邏輯工藝來要落後一到兩代，而每塊圓片的製作成本要貴大約30％。作為另一個例子，製作反熔絲的工藝自然是適合於製作反熔絲結構和高壓電路了，但比起標準的先進CMOS工藝來也要落後一代左右。
一般，在製作金屬-氧化物-矽(MOS)器件如電容和電晶體所使用的二氧化矽層的時候要特別細心。為了保證二氧化矽層在製造過程中或以後集成電路的正常運行中不至遭受應力影響，以便使器件獲得所期望的特性而且這些特性不隨時間而衰降，這種高度的細心是必要的。1993年8月13日頒發給Kuroda的一項美國專利(專利號5,241,200)所披露的在製造過程中所採取的細心程度就是一個例子。Kuroda披露了在一種圓片製造工藝中使用一擴散層和一個旁接結構來使字線中的累積電荷放電。避免這種電荷累積保證了不至給柵絕緣膜加上大的電場，從而避免了那些使用字線作為柵極引出連線的電晶體發生特性變化和柵絕緣膜的衰降和擊穿。2001年6月19日頒發給Tamura等人的一項美國專利(專利號6,249,472)披露了在電路設計中為避免一種電晶體的二氧化矽層在正常的集成電路運行中遭受應力影響所採取的細心程度也是一個例子。Tamura等人披露了一種反熔絲電路，該電路的反熔絲在一項體現中與一隻p-溝MOS電晶體串接在一起，在另一項體現中與一隻n-溝MOS電晶體串接在一起。雖然製作反熔絲不需要製作反熔絲電路通常所需要的附加膜製作工藝，但Tamura等人卻遇到了另一個問題。當反熔絲被短路引出時，被串接的電晶體就暴露於足以擊穿電晶體二氧化矽層的一個高壓下。Tamura等人披露了給電路增加另一隻電晶體來避免使第一隻電晶體暴露於擊穿電位。

發明內容
本發明的內容是可用於一種存儲器陣列、具有選線和存取線的一種可再編程存儲器單元，其特徵是這種存儲器單元包括一個MOS場效應電晶體，該電晶體具有一個柵極，柵極下面有一層柵介質，在柵介質和柵極下面具有相互隔開並在其間確定一個溝道區的第1和第2摻雜半導體區；一個MOS數據存儲元件，該數據存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有第1摻雜半導體區，MOS數據存儲元件的第1摻雜半導體區與MOS場效應電晶體的第1摻雜半導體區連接在一起，所說的超薄介質能夠有選擇地被擊穿到許多擊穿態中的一種狀態；與MOS場效應電晶體的柵極連在一起的一段選線；與MOS場效應電晶體的第2摻雜半導體區連在一起的第1段存取線；和與MOS存儲元件的導電結構連在一起的第2段存取線。
該存儲器單元中每一個MOS數據存儲元件在超薄介質和導電結構下面有一個反型-允許區與MOS數據存儲元件的第1摻雜區鄰接。
該存儲器單元中每一個MOS數據存儲元件在超薄介質和導電結構下面有一個第2摻雜區與MOS數據存儲元件的第1摻雜區集成在一起。
該存儲器單元中MOS場效應電晶體的柵介質和MOS數據存儲元件的超薄介質是用一共同的超薄柵氧化層形成的。
該存儲器單元中MOS場效應電晶體的柵介質比MOS數據存儲元件的超薄介質厚。
本發明的另一內容是操作一種可再編程存儲器陣列的一種方法，其特徵是這種可再編程存儲器陣列包括大量的行線、大量的列線、至少一條源線、和位於行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元有一個MOS場效應電晶體與位於一條列線和至少一條源線之間的一個MOS數據存儲器元件串聯在一起，MOS電晶體的柵極與其中一條行線連在一起，MOS數據存儲元件有一超薄介質用於物理數據存儲，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態，該方法包括給被選擇的一條行線加上第一個電壓開啟那些柵極與被選擇的行線連在一起的每一個MOS場效應電晶體；給被選擇的一條列線加上第二個電壓；並給至少一條源線加上第三個電壓；其中第二個電壓和第三個電壓使與選擇的行線和選擇的列線連在一起的存儲器單元的超薄介質兩端產生一個電位差，這個電位差足以將存儲器單元的超薄介質擊穿到許多擊穿態的一種狀態。
該方法中，所說的存儲器單元通過給超薄介質兩端加上第二個電位差使超薄介質擊穿到所說的許多擊穿態中的另一種狀態來實現再編程。
該方法中，第二個電位差大於所說的電位差。
該方法中，所說的存儲器單元通過給超薄介質兩端加上所說的電位差再經歷一段時間進一步將超薄介質擊穿到所說的許多擊穿態中的另一種狀態來實現再編程。
該方法中，所說的存儲器單元通過給超薄介質兩端加上第二個電位差再經歷一段時間使超薄介質進一步擊穿到所說的許多擊穿態中的一種狀態來實現再編程。
該方法中，所說的存儲器單元通過增大加在所說選擇的行線上的第一個電壓來增大擊穿電流將超薄介質擊穿到所說的許多擊穿態中的一種狀態來實現再編程。
該方法中，所說的存儲器單元通過以下方法來實現讀出，即檢測通過所說的MOS數據存儲元件的電流大小、當所說的電流大於一個預定臨界值時就判定存儲器單元已被編程。
所說的存儲器單元通過增大所說的預定臨界值來實現擦除。
本發明的另一內容是一種可再編程存儲器陣列，其特徵是該陣列包括大量行線、大量列線、至少一條共用線和位於存儲器的行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元包括一個MOS場效應電晶體，該電晶體有一個柵極，柵極下面有一層柵介質，在柵介質和柵極下面具有相互隔開並在其間確定一溝道區的第1和第2摻雜半導體區；和一個MOS數據存儲元件，該存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有一個第1摻雜半導體區，MOS數據存儲元件的第1摻雜半導體區與MOS場效應電晶體的第1摻雜半導體區連在一起，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態；其中存儲器的一條列線與MOS場效應電晶體的第2摻雜半導體區或者與MOS數據存儲元件的導電結構連在一起，至少一條共用線中的一條與MOS數據存儲元件的導電結構或者與MOS場效應電晶體的第2摻雜半導體區連在一起。
該存儲器陣列中，每一個MOS數據存儲元件在超薄介質和導電結構下面有一個反型-允許區與MOS數據存儲元件的第1摻雜區鄰接。
該存儲器陣列中，每一個MOS數據存儲元件在超薄介質和導電結構下面有一個第2摻雜區與MOS數據存儲元件的第1摻雜區集成在一起。
該存儲器陣列中，MOS場效應電晶體的柵介質和MOS數據存儲元件的超薄介質是用一共同的超薄柵氧化層形成的。
本發明的另一內容是一種可再編程存儲器陣列，其特徵是該陣列包括大量的行線、大量的列線、至少一條共用線、和位於行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元有一個選擇電晶體與位於一條列線和至少一條共用線中的一條之間的一個數據存儲元件串聯在一起，選擇電晶體的柵極與其中一條行線連在一起，數據存儲元件有一層超薄介質用於物理數據存儲，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
該存儲器陣列中，數據存儲元件是一種MOS半電晶體。
該存儲器陣列中，數據存儲元件是一種MOS電容。
本發明的另一內容是一種可再編程不揮發性存儲器單元，其特徵是該存儲器單元有一個選擇電晶體與一個數據存儲元件串聯在一起，數據存儲元件有一個導電結構，在所說的導電結構下面有一層超薄介質用於物理數據存儲，在超薄介質和導電結構下面有一個第1摻雜半導體區，所說的選擇電晶體的柵極可以通過控制來尋址所說的存儲器單元，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
該存儲器單元中，數據存儲元件是一種MOS半電晶體。
該存儲器單元中，數據存儲元件是一種MOS電容。
該存儲器單元中，所說的存儲器單元通過在所說的導電結構和所說的第1摻雜半導體區之間加一個電壓使所說的超薄介質擊穿到所說的許多擊穿態中的一種狀態來實現編程。
該存儲器單元中，所說的存儲器單元通過在所說的導電結構和所說的第1摻雜半導體區之間加上一個電壓時感測通過所說的數據存儲元件的電流來實現讀出。
該存儲器單元具有一種電路，該電路能夠給所說的選擇電晶體的柵極加上一個可變電壓將所說的超薄介質擊穿到許多擊穿態中的一種狀態。
該存儲器單元具有能夠判定通過所說的數據存儲元件的電流大小的電流感測電路，如果電流大於一個預定的臨界值，所說的電流感測電路就指示出存儲器單元已被編程，所說的存儲器單元通過改變所說的預定臨界值實現邏輯擦除。
本發明的另一內容是一種可再編程MOS數據存儲元件，其特徵是該存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有一個第1摻雜半導體區，所說的存儲元件通過擊穿所說的超薄介質實現編程，所說的存儲元件通過感測通過所說的存儲元件的電流實現讀出，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
該存儲器單元中，所說的超薄介質是一種柵氧化層。
所說的柵氧化層小於50埃。
該存儲器單元包括一種電路能夠給所說的選擇電晶體的柵極加上一個可變電壓將所說的超薄介質有選擇地擊穿到許多擊穿態中的一種狀態。
該存儲器單元有一種電流感測電路能夠判定通過所說數據存儲元件的電流大小，當電流大於一個預定臨界值時所說的電流感測電路就能指示出存儲器單元已被編程。


圖1根據本發明製作的一個存儲器陣列的部分電路示意圖。
圖2圖1表示的存儲器陣列的部分局部布局圖。
圖3對應於圖2的存儲器陣列部分的集成電路結構斷面圖。
圖4圖3的集成電路的一個變種的斷面圖。
圖5根據本發明製作的另一種存儲器陣列的部分電路示意圖。
圖6圖5表示的存儲器陣列的部分局部布局圖。
圖7對應於圖6的存儲器陣列的部分集成電路結構的斷面圖。
圖8電壓值表。
圖9電壓值表。
圖10電壓值表。
圖11一個實驗結構的斷面圖。
圖12示出恆定電壓應力對於一超薄柵氧化層的影響的圖。
圖13示出一超薄柵氧化層在衰降過程中各個階段的電流-電壓特性的圖。
圖14示出在各種氧化層厚度的n-溝場效應電晶體(反型)上用半對數標度測量的63％分布的擊穿時間對柵電壓關係的圖。
圖15示出n型器件在檢測出連續擊穿事件後測量的電流-電壓特性的圖。
圖16一個半導體存儲器的示意框圖。
具體實施例方式
本發明是一種可再編程的不揮發性存儲器單元和存儲器陣列。不揮發性存儲器由半導體存儲器單元構成，存儲器單元的數據存儲元件製作在一種超薄介質比如一種柵氧化層周圍用於存儲信息，其方法是通過向超薄介質加應力達到擊穿(軟擊穿或硬擊穿)建立起存儲器單元的漏洩電流電平。存儲器單元通過感測單元吸收的電流讀出。合適的超薄介質是比如說厚度為50埃或50埃以下的高質量柵氧化層，這種柵氧化層使用比如現今流行的先進CMOS邏輯工藝都能製作。這種氧化層通常可用澱積、矽有源區的氧化物生長或這兩種方法的結合形成。其它合適的介質包括氧化物-氮化物-氧化物複合介質，化合物氧化物介質等等。
存儲器單元的再編程是通過增大再編程時介質從「軟擊穿」到「硬擊穿」的擊穿量來實現的。重要的一點是，擊穿量增大時感測到的漏洩電流就增大。應用這一現象，存儲器單元就可被再編程，儘管次數有限。
在下面的敘述中提供了無數的具體細節以便對本發明的一些體現有一個透徹的認識。然而熟悉相關工藝的人將會認識到，本發明即使沒有一個或多個具體的細節，即採用其它方法、元件、材料等也可實施。為了避免掩蓋本發明的一些概貌，其它情況下的一些大家所熟知的結構、材料、或工作原理等就不在這裡示出或加以詳細敘述。
整個說明中提到的「一個體現」或「有一個體現」表示與該體現有關的一個具體的特徵、結構或特性至少包括在本發明的一個體現中。因此，整個說明中出現的「在一個體現中」或「在有一個體現中」等詞語不一定全都指同一個體現。而且，具體的特徵、結構或特性在一個體現或多個體現中可以任何合適的方式結合在一起。
首先披露的是在智慧卡中使用的存儲器單元和存儲器陣列的詳細敘述。然後披露的是採用了存儲器單元和存儲器陣列的一種智慧卡的敘述。
圖1的示意圖示出了包括許多這種存儲器單元的一個存儲器陣列100的一個任意4×4部分的例子。圖1示出了16個存儲器單元，每一個存儲器單元包括一個MOS電晶體和一個MOS半電晶體。位於比如說第1行R1和第1列C1交叉點的存儲器單元包括一個n-溝MOS電晶體115，電晶體115的柵極連接到行線R1，源極連接到一根源線S1，漏極連接到一個MOS半電晶體111的一個端。
MOS電晶體115在這裡也稱為一種選擇電晶體，用來「選擇」一個特定的存儲器單元進行編程或者讀出。正如在下面將要看到的那樣，在編程步驟中，給選擇電晶體和MOS半電晶體111加上一個大的電壓來擊穿MOS半電晶體111的柵氧化層。然而擊穿選擇電晶體的柵氧化層是不期望的。因而，在某些另外的體現中，選擇電晶體的柵氧化層作得比MOS半電晶體111的柵氧化層要厚一些。另外或者換一種方法，選擇電晶體可用更能抗擊穿的I/O器件來代替。
MOS半電晶體的柵極連接到列線C1。圖1中示出的其它存儲器單元由以下的半電晶體-電晶體對構成112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，以及148和144。
MOS半電晶體的工作如下。在編程或讀出時，給柵極(它是電容的一個端)加上一個正電壓(對於p-型有源區)。柵極起作電容的一個板極的作用，並在柵極下面形成一個n-型反型層。反型層起作電容的另一個板極的作用，並與源/漏區形成電容的第二個端。
在圖1的存儲器陣列100中使用半電晶體型數據存儲元件是有好處的，因為半電晶體可用許多常規的MOS和CMOS工藝製造而不需增加任何光刻步驟。然而，如果需要，也可用其它種類的超薄介質數據存儲元件。例如，電容型數據存儲元件的好處是可在任一個方向編程，而且在超薄介質經受應力時電阻值較小，但在某些工藝中可能需要增加一個光刻步驟。圖3示出了半電晶體型數據存儲元件的斷面圖。圖4示出的是電容型數據存儲元件的斷面圖。
雖然只示出了存儲器陣列100的一個4×4部分，但實際上當使用比如一種先進的0.13μm CMOS邏輯工藝製作時，這種存儲器陣列可包含大約一千兆位存儲器單元，隨著CMOS邏輯工藝的進一步改進，還可實現更大的存儲器。存儲器100實際上被組織成了一些字節、頁面和冗餘行(未示出)，這可用任何方式來實現。許多合適的存儲器組織結構在工藝界是大家所熟知的。
圖2示出了存儲器陣列100的一個部分的局部布局圖200。圖3示出了一個說明性MOS集成電路300的斷面圖，它的主要結構面貌對應於圖2的布局圖中由電晶體-半電晶體對115和111以及121和125構成的存儲器單元對。圖2的布局圖適合於比如一種先進的CMOS邏輯工藝。「MOS」這個詞語在文字上的意思是金屬-氧化物-矽。雖然「M」這個字母表示「金屬」柵結構，字母「O」表示氧化物，但是MOS這個詞語通常理解為適用於任何柵極材料，包括摻雜多晶矽和其它良導體，和不限於二氧化矽的各種不同的柵介質，在本說明中這個詞語就是這樣用的。例如，介質可以是任何介質，比如一種氧化物或氮化物，它在被加上一個電壓並經受一段時間後就出現一種硬擊穿或者軟擊穿。在一個體現中使用了一種厚度為50埃左右的熱生長柵氧化矽。
存儲器100最好採用一種柵格的方式布局，使列線如C1和C2與行線如R1，R2，R3和R4以及擴散源線垂直。使用一塊包含有圖形213(圖2)的有源區掩模板刻出氧化物隔離結構和有源區比如313(圖3)。氧化物隔離結構包括氧化物溝槽302和314(圖3)，有源區將包括各種電晶體、半電晶體和存儲器陣列的擴散源線。位於行線R1和列線C1交叉點的MOS半電晶體111和MOS電晶體115和位於行線R2和列線C1交叉點的MOS半電晶體125和MOS電晶體121是在p阱有源區313用以下方式形成的。
形成一超薄柵氧化層312後澱積和摻雜多晶矽，它的圖形是用一塊柵掩模板光刻形成的，柵掩模板包含有半電晶體111，125的柵極311和301(以及半電晶體112和126和其它半電晶體的柵極(未示出))的圖形211，214，221和224，和行線R1和R2的圖形R1和R2，圖形R1和R2也起作選擇電晶體115，121，116和122(以及其它選擇電晶體)的柵極的作用。各種源區和漏區是用負性輕摻雜漏(「NLDD」)工藝步驟(注入、隔離和n+源/漏注入)形成的，形成的區域有n+區306，308和310。有源區308也是擴散源線的一部分。使用一塊包含有圖形210，215，220和225(圖2)的接觸掩模板光刻出到柵極301和311(圖3)和其它柵極(未示出)的接觸通孔。使用一塊包含標有C1和C2(圖2)的虛線圖形的金屬掩模板光刻出列線如C1和C2，列線C1和C2與多晶矽行線如R1，R2，R2和R4以及擴散源線垂直。存儲器100中的其它電晶體-半電晶體對用同樣的方法同時形成。
圖4示出了表示一個說明性MOS集成電路400的主要結構面貌的斷面圖。斷面圖400與圖3的斷面圖300類似，只是圖3中的半電晶體125和111被另一種超薄介質數據存儲元件，即電容425和411取代。位於行線R1和列線C1交叉點的電容411是通過多晶矽柵311形成的，它的接觸是通過圖形210刻出的金屬接觸實現的，該電容重疊在柵氧化層312和一個深擴散n+區410上面。同樣，位於行線R2和列線C1交叉點的MOS電容425是通過多晶矽柵301形成的，它的接觸是用圖形215刻出的一個金屬接觸實現的，該電容重疊在柵氧化層312和一個深擴散n+區406的上面。
n+區406和410可使電容425和411相對於圖3的半電晶體125和111具有阻值非常低導電態，它依靠一個反型層的建立來傳導電流。電容425和411的另一個優點是可以通過任何一個方向流動的電流來實現編程。電容406和410的一個缺點是它們一般都需要通過增加一個光刻步驟和/或注入步驟來對市面上的工藝進行修改。例如，形成n+區406和410的合適技術包括柵多晶矽澱積前的埋n+注入，或澱積多晶矽並刻蝕後的側面注入擴散。雖然n+區406和410比起集成它們的摻雜區306和310看起來擴散得要深一些，但是擴散的深度是可以按需要改變的。
存儲器陣列100的一個變種就是圖5示出的存儲器陣列500，它示出了由存儲器單元組成的一個更大的存儲器陣列的一個任意4×4部分，每一個存儲器單元包括一個MOS電晶體和一個MOS半電晶體。位於例如第一行R1和第一列C1交叉點的存儲器單元包括一個n-溝MOS電晶體515。電晶體515的柵極連接到行線R1，它的漏極連接到第一列線C1，源極連接到MOS半電晶體511的一個端。MOS半電晶體511的柵端連接到源線S1。圖1中示出的其它存儲器單元是通過以下類似的半電晶體-電晶體對構成的；512和516，513和517，514和518，521和525，522和526，523和527，524和528，531和535，532和536，533和537，534和538，541和545，542和546，543和547，544和548。
正如圖1的存儲器陣列的情況那樣，在圖5的存儲器陣列中可用MOS電容來代替MOS半電晶體。
圖6示出了存儲器陣列500的一個部分的局部布局圖600。圖7示出了一個表示一個說明性MOS集成電路700的主要結構概貌的斷面圖，該斷面圖對應於圖5的布局圖中由電晶體-半電晶體對515和511，525和521構成的存儲器單元對。圖6的布局圖適合於採用比如一種先進的CMOS邏輯工藝。存儲器陣列500最好採用一種柵格的方式布局，使列線C1和C2與行線如R1，R2，R3和R4以及源線如S1垂直。使用一塊包含有圖形612，614，622和624(圖6)的n+擴散和有源區掩模板光刻出氧化物隔離結構和有源區比如710(圖7)，氧化物隔離結構包括有氧化物溝槽704(圖7)，有源區將包括存儲器陣列的各種電晶體和半電晶體。位於行線R1和列線C1交叉點的MOS半電晶體511和MOS電晶體515以及位於行線R2和列線C1交叉點的MOS半電晶體521和MOS電晶體525是用下面的方式在p阱有源區710中形成的。形成一超薄柵氧化層702後澱積和摻雜多晶矽，它的圖形是用一塊包含有圖形R1，S1和R2的柵掩模板光刻形成的，這些圖形起作選擇電晶體515，525，516和526以及半電晶體511，521，512和522的柵極的作用。各個源區和漏區用負性輕摻雜漏(「NLDD」)工藝步驟(注入，隔離和n+源/漏注入)形成，形成的區域有n+區712，714，716和718(圖7)。用一塊包含有圖形610，616，620和626(圖6)的接觸掩模板光刻出到漏極712和718(圖7)以及到其它漏極(未示出)的接觸通孔。用一塊包括標有C1和C2(圖6)標記的虛線圖形的金屬掩模板進行光刻形成列線如C1和C2，列線C1和C2與多級矽行線如R1，R2，R3和R4以及多晶矽源線如S1垂直。存儲器500中的其它電晶體-半電晶體對用同樣的方式同時形成。
現在參照圖8中示出的說明性電壓來分析存儲器陣列100的工作原理。應當指出的是這些電壓只是說明性的，在不同的應用中或使用不同的工藝技術時很可能就要用到不同的電壓。在編程時，存儲器陣列100中的各個存儲器單元就暴露在四中可能的電壓組合的一種情況下，這在圖8的線條801，802，803和804上可以看出。讀電壓示出在線條805，806，807和808上。
假定選擇的行和列(「SR/SC」)是R1和C1，這種選擇將用於對由電晶體115和半電晶體111構成的存儲器單元進行編程。正如801線上所示那樣，行線R1上的電壓是2.5V，源線S1上的電壓是0V，足以開啟電晶體115並使電晶體115的漏極電壓升到0V。列線C1上的電壓是7.0V它使半電晶體111兩端出現一個7V的電位差。半電晶體111的柵氧化層212就是設計成在這個電位差下擊穿從而實現存儲器單元的編程的。當半電晶體111擊穿時，獲得的導電通路具有足夠的電阻率避免電晶體115的柵氧化層212出現衰降或者擊穿。作為一個例子，在有些器件中電晶體115的溝道電阻為10kΩ左右，而被擊穿的氧化層的電阻大於100kΩ左右。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條選擇的行和未選擇的列(「SR/UC」)交叉點由電晶體116和半電晶體112構成的存儲器單元的影響。正如802線上所示那樣，行線R1上的電壓是2.5V，源線S1上的電壓是0V，足以開啟電晶體116並將電晶體115的漏極電壓升到0V。然而，列線C2上的電壓是0V，它使半電晶體112兩端出現0V的電位差，所以存儲器單元不編程。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條選擇的列(「UR/SC」)交叉點由電晶體121和半電晶體125構成的存儲器單元的影響。正如803線上所示那樣，行線R2上的電壓是0V，源線S1上的電壓是0V，於是電晶體121不導通，電晶體121的漏極和半電晶體125之間的節點浮置。列線C1上的電壓是7.0V，它使半電晶體125兩端出現一個不到4V的電位差。存儲器單元不編程。這個沒有任何電流流動、不到4V的電位差不足以損壞或衰降半電晶體125或電晶體121的柵氧化層。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條未選擇的列(「UR/UC」)交叉點由電晶體122和半電晶體126構成的存儲器單元的影響。正如804線上所示出的那樣，行線R2上的電壓是0V，源線S1上的電壓是0V，所以電晶體122不導通。列線C2上的電壓也是0V，因此半電晶體126兩端不出現電位差。存儲器單元不編程。
存儲器陣列100的讀出方式如下。給選擇的行(「SR」)加上一個2.5V的讀選電壓，給選擇的列(「SC」)加上一個1.5V的列讀選電壓。所有其它未選擇的行(「UR」)和所有其它未選擇的列(「UC」)被置於0V。假定R1和C1是選擇的行和列(「SR/SC」)，由電晶體115和半電晶體111構成的存儲器單元已被編程。正如805線上所示那樣，通過行線R1給電晶體115的柵極加上一個2.5V(的讀選電壓)，通過源線S1給源極加上一個0V的電壓，使電流從列線C1(為1.5V)被吸收以指示存儲器單元已被編程。如果存儲器單元未被編程，就沒有電流來指示存儲器單元未被編程。
存儲器單元所在的交叉點如果有一條未選擇的行或者未選擇的列，就不會有電流被吸收。正如806線上所示，對於一條選擇的行線和一條未選擇的列線的情況，給存儲器單元中電晶體的柵極加上2.5V的電壓，但是，由於列線上的電壓是0V，所以沒有電流流動。正如807線上所示，對於一條未選擇的行線和一條為選擇的列線的情況，給存儲器單元的電晶體的柵極加上的是一個0V。雖然列線上存在的電壓是1.5V，但沒有電流流動，因為電晶體保持關態。正如808線上所示，對於一條未選擇的行線和一條未選擇的列線的情況，給存儲器單元的電晶體的柵極加上的是0V，並且列線上存在的電壓也是0V，所以沒有電流流動。
現在參照圖9和圖10示出的電壓來分析存儲器陣列500的工作原理。這些電壓只是說明性的，在不同的應用中或在使用不同的工藝技術時很可能就要用不同的電壓。還應當指出的是，雖然圖8，9和10中示出的電壓是不同的，但是各種不同的電壓後面的原理是一樣的，表明可用的電壓範圍是很廣的。
首先考慮圖9的表中列出的說明性編程電壓。在半電晶體具有超薄柵氧化層、但選擇電晶體是一些柵氧化層厚度大於50埃的輸入/輸出型器件時，這些電壓是合適的。在編程時，存儲器陣列500中的各個存儲器單元就暴露在四種可能的電壓組合的一種情況下，這在圖9的線條901，902，903和904上示出。所有電壓組合的一個共同點就是源線S1上的電壓為0V。
假定選擇的行和列(「SR/SC」)是R1和C1，這種選擇是用於對由電晶體515和半電晶體511構成的存儲器單元進行編程的。正如901線上所示那樣，行線R1上的電壓是7.0V，列線C1上的電壓是7.0V，這給柵極和漏極加上一個7.0V的電壓，足以開啟電晶體515。電晶體515的源極電壓被升到7.0V低一點，使電晶體515兩端有一個輕微的電壓降，使半電晶體511兩端出現一個6.6V的電位差。半電晶體511的柵氧化層712就是設計成在這個電位差下擊穿從而實現存儲器單元的編程的。當半電晶體511擊穿時，形成的導電通路具有足夠的電阻率來阻止電晶體515的柵氧化層712出現衰降或擊穿。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條選擇的行線和一條未選擇的列線(「SR/UC」)交叉點由電晶體516和半電晶體512構成的存儲器單元的影響。正如902線上所示那樣，行線R1上的電壓是7.0V，列線C1上的電壓是0V，這給柵極加上一個7.0V的電壓，足以開啟電晶體516並使電晶體516源極電壓升到等於列線C2上的電壓，即0V。由於半電晶體512兩端的電位差是0V，所以存儲器單元不編程。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條選擇的列(「UR/SC」)交叉點由電晶體525和半電晶體521構成的存儲器單元的影響。正如903線上所示那樣，行線R2上的電壓是0V，列線C1上的電壓是7.0V，這給柵極加上一個0V的電壓，給漏極加上一個7.0V的電壓。電晶體525不導通，儘管漏極電位和源線S1的電位有一個7.0V的電壓差，而且大致在電晶體525和半電晶體125之間均分，並使半電晶體521的氧化層兩端出現一個不到4V的電位差。存儲器單元不編程，這個沒有任何電流流動、不到4V的電位差不足以損壞或者衰降半電晶體521或者電晶體525的柵氧化層。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條未選擇的列(「UR/UC」)交叉點由電晶體526和半電晶體522構成的存儲器單元的影響。正如904線上所示那樣，行線R2上的電壓是0V，漏線C2上的電壓是0V，所以電晶體526不導通。源線S1上的電壓也是0V，所以半電晶體522兩端不出現電位差。存儲器單元不編程。
下面考慮圖10的表中列出的說明性編程電壓。在半電晶體和選擇電晶體都具有超薄柵氧化層的情況下，這些電壓是合適的。在編程時，存儲器陣列500中的各個存儲器單元就暴露在四種可能的電壓組合的一種情況下，這在圖10的線條1001，1002，1003和1004上示出。所有電壓組合的一個共同點就是源線S1的電壓值為-4.5V。
假定選擇的行和列(「SR/SC」)是R1和C1，這種選擇是用來對由電晶體515和半電晶體511構成的存儲器單元進行編程的。正如1001線上所示那樣，行線R1上的電壓是2.5V，列線C1上的電壓是2.5V，這給柵極和漏極加上一個2.5V的電壓，足以開啟電晶體515。電晶體515的源極電壓被升到2.5V低一點，使電晶體515兩端出現一個輕微的電壓降，從而使半電晶體511兩端出現一個6.6V的電位差。半電晶體511的柵氧化層712就是設計成在這個電位差下擊穿從而實現存儲器單元編程的。當半電晶體511擊穿時，形成的導電通路具有足夠的電阻率來阻止電晶體515的柵氧化層712出現衰降或擊穿。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條選擇的行和一條未選擇的列(「SR/UC」)交叉點由電晶體516和半電晶體512構成的存儲器單元的影響。正如1002線上所示那樣，行線R1上的電壓是2.5V，列線C1上的電壓是0V，這給柵極加上一個2.5V的電壓，足以開啟電晶體516並使電晶體516的源極電壓升到等於列線C2上的電壓，即0V。由於半電晶體512兩端的電位差是4.0V左右，所以存儲器單元不編程。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條選擇的列(「UR/SC」)交叉點由電晶體525和半電晶體521構成的存儲器單元的影響。正如1003線上所示那樣，行線R2上的電壓是0V，列線C1上的電壓是2.5V，這給柵極加上一個0V的電壓，給漏極加上一個2.5V的電壓。電晶體525不導通，儘管漏極上的電位和源線S1上的電位有6.5V的差大致在電晶體525和半電晶體125之間均分並使半電晶體521的氧化層兩端出現一個不到4V左右的電位差。存儲器單元不編程。而且這個沒有任何電流流動、不到4V的電位差不足以損壞或衰降半電晶體521或電晶體525的柵氧化層。
假定R1和C1是選擇的行和列，考慮這種選擇對位於一條未選擇的行和一條未選擇的列(「UR/UC」)交叉點由電晶體526和半電晶體522構成的存儲器單元的影響。正如1004線上所示那樣，行線R2上的電壓是0V，列線C2上的電壓是0V，所以電晶體526不導通。由於源線S1上的電壓是-4.5V，在半電晶體522兩端出現的電位差不到4V。存儲器單元不編程，而且這個沒有任何電流流動、不到4V的電位差不足以損壞或者衰降半電晶體522或電晶體526的柵氧化層。
不管使用的是圖9還是圖10表中的編程電壓，存儲器陣列500都是以下面的方式讀出的。給選擇的行(「SR」)加上一個2.5V的讀選電壓，給選擇的列(「SC」)加上一個1.5V的列讀選電壓。其它所有未選擇的行(「UR」)和所有未選擇的列(「UC」)被置於0V。假定R1和C1是選擇的行和列(「SR/SC」)，由電晶體515和半電晶體511構成的存儲器單元已被編程。正如905線和1005線上所示那樣，通過行線R1給電晶體515的柵極加上一個2.5V(的讀選電壓)，通過列線C1給漏極加上一個1.5V的電壓，造成電流從列線C1被吸收以指示存儲器單元已被編程。如果存儲器單元未被編程，就不會有電流流動來指示存儲器單元未被編程。
如果存儲器單元所在的交叉點有一條未選擇的行或一條未選擇的列，就不會有電流被存儲器單元吸收。正如906線和1006線所示，對於一條選擇的行和一條未選擇的列的情況，給存儲器單元中電晶體的柵極加上的是2.5V，但列線上存在的電壓是0V，所以沒有電流流動。正如907線和1007線所示，對於一條未選擇的行線和一條選擇的列線的情況，加在存儲器單元中電晶體柵極上的電壓是0V。雖然列線上存在的電壓是1.5V，但沒有電流流動，因為電晶體保持關態。正如908線和1008線上所示，對於一條未選擇的行線和一條未選擇的列線的情況，加在存儲器單元中電晶體柵極上的電壓是0V，而且列線上存在的電壓也是0V，所以沒有電流流動。
在存儲器陣列100(圖1)和500(圖5)中示出的存儲器單元以外的文字中對氧化層的擊穿進行了各種研究，這些研究表明適合於擊穿超薄柵氧化層和建立擊穿的電壓是可控的。當超薄柵氧化層暴露於電壓感應的應力時，柵氧化層就出現擊穿。雖然導致柵氧化層本徵擊穿的實際機制還不十分清楚，但擊穿過程是一個通過一個軟擊穿(「SBD」)階段後出現一個硬擊穿(「HBD」)階段的一個漸進過程。出現擊穿的一個原因可認為是氧化物缺陷中心。這些缺陷中心可以單獨起作用造成擊穿，也可以俘和電荷造成一個局部高電場和大電流以及正反饋條件導致熱逃逸。改進位造工藝可以減少氧化物缺陷從而減少這種擊穿的出現。引起擊穿的另一個原因可認為是即使在無缺陷的氧化層中各處的電子和空穴俘和，它也會引起熱逃逸。
Rasras等人進行了一項載流子分離實驗。結果表明，在正柵偏置下，襯底中電子的碰撞電離是襯底空穴電流的主要來源。Mahmoud Rasras，Ingrid De Wolf，GuidoGroeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Origin after OxideBreakdown，IEDM 00-537，2000.在一種涉及到溝道反型的結構中的超薄氧化層上進行了一項恆壓應力實驗。結果表明，SBD和HBD都可以用來存儲電荷，而且通過柵氧化層存儲元件經受應力的時間可獲得所期望的SBD和HBD擊穿程度。圖11示出了該實驗結構的斷面示意圖。圖12的圖示出了恆壓應力對於超薄柵氧化層的影響，圖中x軸是時間(秒)，y軸是電流(安培)，用對數標度表示。圖12示出了在恆壓下擊穿前後測量的柵極和襯底空穴電流。在大約12.5秒的時間裡，總的電流基本保持恆定，而且主要是電子電流，正如Ig測量的那樣。漏洩可認為是由Fowler-Nordheim(「FN」)隧道效應和應力感應漏洩電流(「SILC」)造成的。在12.5秒處左右，觀察到測量的空穴電流有一個大的跳變，它是建立起軟擊穿(「SBD」)的一個信號。雖然從12.5秒到19秒這段時間襯底電流有一些波動，但總電流在這個新的水平上基本保持恆定。在19秒處左右，電子電流和空穴電流都有一個大的跳變，它是建立起硬擊穿(「HBD」)的信號。圖10示出，通過控制柵氧化層存儲元件經受應力的時間可以獲得所期望的SBD和HBD擊穿程度。
Sune等人研究了超薄二氧化矽膜中的後SBD傳導。Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 Gate Oxides，IEDM 00-533，2000.圖13示出了超薄柵氧化層在衰降過程中各個階段的電流-電壓(「I-V」)特性，圖中的x軸是電壓(伏)，y軸是電流(安培)，用對數標度表示。圖13示出，一個大範圍的電壓可用來對柵氧化層存儲元件進行編程，而且SBD或HBD都可用來在柵氧化層存儲元件中存儲信息。圖中還示出了從SBD到HBD演變的幾種後擊穿I-V特性。在SBD和HBD處以及這兩種極端的中間情況下，漏洩電流的大小與2.5V到6V範圍的電壓基本上成線性關係。
Wu等人研究了超薄氧化層的電壓加速的電壓關係。E.Y.Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides，IEDM 00-541，2000.圖14示出的圖表示在氧化層厚度從2.3nm到5.0nm變化的n溝FETs(反型)上用半對數標度測量的63％分布的擊穿時間對柵電壓的關係。這些分布總的說來是一致的和線性的，進一步表明擊穿過程是可控的。
Miranda等人測量了氧化層厚度為3nm、面積為6.4×10-5cm2的nMOSFET器件在檢測到連續擊穿事件後的I-V特性。Miranda et al.，「Analytic Modeling of LeakageCurrent Through Multiple Breakdown Paths in SiO2Films」，IEEE 39thAnnual InternationalReliability Physics Symposium，Orlando，FL，2001，pp 367-379.圖15示出了對應於線性區的結果，其中「N」是導電溝道數。結果非常線性，表明導電通路基本上是阻性的。
圖1中示出的存儲器陣列100實際上是一個存儲器集成電路的一部分，它包括許多其它人們所熟知的元件，比如讀出放大器、上拉電路、字線放大器、讀出放大器、解碼器、電壓放大器，等等。圖16示出了一個說明性存儲器1600，它包括控制邏輯1602、一個地址鎖存器1604、一個高壓泵1606、一個Y解碼器1608、一個X解碼器1610、一個輸入/輸出緩衝器1612、一個讀出放大器1614、和一個存儲器單元陣列1616，存儲器單元陣列1616與存儲器陣列100或存儲器陣列500類似。高壓泵1606在需要高編程電壓如7.0V的某些結構中(比如圖8和9的表中所示)是有用的。高壓只配給那些需要的線條；在圖16中只是在列線或Y線上才需要，這在圖8的表中指出的結構中是需要的。由於這些元件以及它們在存儲器陣列中的應用，其參數都是很明確的，在其它情況下在工藝界都是人們所熟知的，在這裡就不予詳述。應當指出的是，存儲器1600隻是說明性的，因為必要時可採用許多其它的技術來對一個存儲器陣列尋址，將數據傳進和傳出一個存儲器陣列，給存儲器陣列提供需要的各種操作電壓，等等。
採用存儲器陣列100的存儲器最好使用先進的工藝來製造，這種先進的工藝必須能夠製作n型柵控器件，p型柵控器件，或者兩種器件都能製作，能夠製作出足夠薄的柵介質，即薄到在加上一個低於結電壓的電壓或者現今最厚的氧化層擊穿電壓實際經歷一段時間的應力後達到SBD或HBD的程度。先進的CMOS邏輯工藝是非常有用的，在文獻中都有敘述；例如參見1997年12月23日頒發給Lee等人的一項美國專利(專利號5,700,729)。有許多製造廠家都能提供使用這種工藝的加工服務，包括臺灣新竹和加州聖何塞的臺灣半導體製造公司(「TSMC」)，臺灣新竹的聯合微電子公司(「UMC」)，以及新加坡和加州聖何塞的特許半導體公司。然而，有許多採用不同光刻技術的不同的MOS工藝，但任何一種都可使用，包括目前普遍使用的(但不限於)0.25μm、0.18μm、0.15μm、和0.13μm以及將來要普遍使用的0.10μm和更好的光刻技術。
這裡所敘述的各種存儲器單元中使用的各種MOS電晶體、MOS半電晶體和MOS電容全都是一些通常的低壓邏輯電晶體，對於0.25μm的工藝來講這些低壓邏輯電晶體都具有厚度為50埃的比如說超薄柵氧化層，對於0.13μm工藝來講具有厚度為20埃的超薄柵氧化層。這種超薄柵氧化層兩端的電壓在編程時可比Vcc暫時高許多，Vcc對於用0.25μm工藝製作的集成電路來講一般為2.5V，對於用0.13μm工藝製作的集成電路來講一般為1.2V。這種超薄氧化層一般能夠經受4V到5V的電壓，電晶體的性能不會出現明顯的衰降。如果這些電壓被用在那些使單元選擇電晶體暴露於4V以上的存儲器陣列中，圖9的表中示出的電壓就是這種情況，則單元選擇電晶體最好採用較厚的柵氧化層來製造，而半電晶體或電容採用超薄柵氧化層來製造。許多CMOS邏輯工藝既能製作超薄柵氧化層，又能製作輸入/輸出(「I/O」)器件的厚氧化層。對於3.3V I/O的集成電路，厚氧化層的厚度約為70埃，對於2.5V I/O的集成電路，厚氧化層的厚度約為50埃。
上面討論的原理和結構可以用來形成可再編程存儲器單元。因此，可再編程存儲器單元可用來構成一個可再編程存儲器陣列。特別是，通過控制半電晶體或者電容的超薄介質的擊穿程度，存儲器單元在讀操作時吸收的電流的大小就可用來指示一個存儲器單元內部存儲的數據。因此通過相繼增大超薄介質的擊穿量，存儲器單元就可實現再編程。
正如前面指出的那樣，一個存儲器單元在讀出時吸收的電流大小與超薄介質擊穿的程度有關。因此，一個存儲器單元在硬擊穿條件下吸收的電流大於在軟擊穿條件下吸收的電流。同樣，一個存儲器單元在軟擊穿條件下吸收的電流大於無擊穿條件下吸收的電流。而且，正如從前面的討論可以看出那樣，超薄介質可以處於從無擊穿到硬擊穿的多種(或許多)擊穿態的任何一種狀態。
作為進一步說明的一個例子，對於一個軟擊穿條件，在讀操作時將會吸收電流。然而，如果存儲器單元未被編程，超薄介質就沒有經受任何擊穿應力，因此在讀出時存儲器單元就不會吸收電流。在這種情況下對存儲器單元進行第一次編程時，從未編程的存儲器單元吸收的電流就特別小，也許大約不到1皮安(pA)。對於那些進行了第一次編程的存儲器單元，一般都經歷了第一次軟擊穿，在讀操作時吸收的電流是某一個離散的量，也許大於10皮安左右。因而，第一次編程後的讀操作應該能夠區分出未編程的存儲器單元和已編程的存儲器單元，因為未編程的存儲器單元吸收的電流特別小(＜1pA)，而已編程的存儲器單元吸收的電流＞10pA。應當指出的是吸收的電流在很大程度上取決於存儲器單元的幾何結構，上面討論的例子只是舉例而已。因此其它電流吸收量完全是可能的。重要的考慮是一個已編程存儲器單元和一個未編程存儲器單元在電流吸收量方面是有差別的。這種差別對於電流感測電路來說是足夠的。
這種可再編程存儲器單元(和構成存儲器陣列的單個存儲器單元)通過將超薄介質經受的應力增大到第二個擊穿態就可實現再編程(即第二次和以後次數的編程)。這可通過使用一個更高的編程電壓或者應用同樣的編程電壓經歷更長的一段時間對選擇的待編程存儲器單元進行編程來實現。雖然也可使用其它技術，但關鍵的一點是已編程單元中的超薄介質應該經受附加的應力才能夠感應出更大的擊穿。
業已發現，應力電壓每增高一伏，擊穿時間就減少大約三個數量級。例如對於一20埃厚的柵氧化層，4V下擊穿的時間為1秒左右，而在5V下的擊穿時間大約為1毫秒。
根據本發明，通過控制加在圖1的行選電晶體115，116，117和118的柵極上的電壓就可控制柵氧化層的擊穿。行選電晶體就是那些選擇待編程的特定行的電晶體。這些行選電晶體用圖1和圖5中的線條R1，R2，R3，和R4進行控制。
通過控制柵電壓，用於編程半電晶體所用的電流就能得到很好的控制。因此，在編程時給行選電晶體加上不同的柵偏壓就可控制擊穿電流的大小。例如，加在柵氧化層上的電壓可以保持恆定，編程的時間可以保持恆定，但行選電晶體的柵偏壓可用來控制擊穿柵氧化層的電流的大小。同樣，柵氧化層的擊穿量可以得到更精確的控制。
實際上，業已發現讀操作時的電流大小與擊穿柵氧化層所用的電流大小有關。換句話講，後擊穿電流與第一次擊穿柵氧化層用的電流有關。
從圖13可見，在存儲器被讀出時，超薄介質不同的擊穿態提供不同的電流特性。在圖13的例子中，從軟擊穿到硬擊穿可區分出5個不同的擊穿態。例如，一個存儲器單元在第1個擊穿態下，如果加上一個2V的讀出電壓，則吸收的電流從5納安(nA)開始變化。這從圖13的參考號1301可以看出。接著在第2個擊穿態和加上一個2V的讀電壓下，存儲器單元吸收的電流為15nA左右。這從圖13中的參考號1303可以看出。再往前，在第3個擊穿態下，存儲器單元吸收的電流大約為1微安。正如參考號1305所示那樣。在第4個擊穿態下，存儲器單元吸收的電流為5微安左右，如參考號1307所示。最後，在第5個擊穿態下(硬擊穿)，存儲器單元吸收的電流為0.5毫安左右，如參考號1309所示。
雖然圖13示出了5個擊穿態，但為了增大再編程的潛在次數，在再編程過程中最好使用較少的連續擊穿態或者使用更多的離散擊穿態。對於大的再編程次數的主要限制在於能否製作出能夠區分一個存儲器單元吸收的各種大小的電流的一種電流感測電路。
一方面，只要增大電流的感測臨界值，存儲器單元就可以被「擦除」。例如在第1次編程後，假定感測到15nA的電流就可認為存儲器單元已被編程。如果感測到的電流小於15nA，則可認為存儲器單元未被編程。只要增大電流感測電路反映出的電流大小，整個存儲器單元陣列就可被擦除到一種「乾淨狀態」。因此，如果把臨界值提高到比如5微安，所有存儲器單元都可認為已被擦除，因為在讀操作時，所有的存儲器單元(甚至以前已編程的單元)都沒有表現出大於5微安的電流。
因此，總起來將，每一個存儲器單元都可編程到許多種擊穿態的一種狀態。在再編程過程中，各個存儲器單元被編程到單元吸收電流越來越大的擊穿態。電流被讀出放大器1614感測以確定一個存儲器單元是否已編程。凡是吸收電流不大於某一個預定的臨界值(隨存儲器陣列經歷的再編程次數而變化)的所有單元可判定為一種數據態。凡是吸收電流大於某一個預定臨界值的所有存儲器單元將表現出另一種存儲狀態。
這裡對於本發明及其應用的敘述只是說明性的，並不是為了限制本發明的範圍。對於這裡所披露的一些體現，出現一些變動和修改完全是可能的。這些體現中使用的各種元件的實際替代和等效元件凡是在工藝界具有普通技能的人都是知道的。例如，各個例子中給出的各種電壓只是說明性的，因為對於一個電壓範圍的確切電壓的選擇是存在一些差別的，而且電壓不管怎麼說都是與器件特性相關的。為了敘述存儲器中通常使用的線條種類，使用了行線、列線和源線等詞語，但有些存儲器可有其它的稱謂。總的說來，行線可認為是一種具體的選線，列線和源線可認為是具體的存取線。對於這裡所披露的體現所作的這些和其它一些變動和修改不會偏離本發明的範圍和精神。
權利要求
1.可用於一種存儲器陣列、具有選線和存取線的一種可再編程存儲器單元，其特徵是這種存儲器單元包括一個MOS場效應電晶體，該電晶體具有一個柵極，柵極下面有一層柵介質，在柵介質和柵極下面具有相互隔開並在其間確定一個溝道區的第1和第2摻雜半導體區；一個MOS數據存儲元件，該數據存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有第1摻雜半導體區，MOS數據存儲元件的第1摻雜半導體區與MOS場效應電晶體的第1摻雜半導體區連接在一起，所說的超薄介質能夠有選擇地被擊穿到許多擊穿態中的一種狀態；與MOS場效應電晶體的柵極連在一起的一段選線；與MOS場效應電晶體的第2摻雜半導體區連在一起的第1段存取線；和與MOS存儲元件的導電結構連在一起的第2段存取線。
2.按權利要求1所述的可再編程存儲器單元，其特徵是每一個MOS數據存儲元件在超薄介質和導電結構下面有一個反型-允許區與MOS數據存儲元件的第1摻雜區鄰接。
3.按權利要求1所述的可再編程存儲器單元，其特徵是每一個MOS數據存儲元件在超薄介質和導電結構下面有一個第2摻雜區與MOS數據存儲元件的第1摻雜區集成在一起。
4.按權利要求1所述的可再編程存儲器單元，其特徵是MOS場效應電晶體的柵介質和MOS數據存儲元件的超薄介質是用一共同的超薄柵氧化層形成的。
5.按權利要求1所述的可再編程存儲器單元，其特徵是MOS場效應電晶體的柵介質比MOS數據存儲元件的超薄介質厚。
6.操作一種可再編程存儲器陣列的一種方法，其特徵是這種可再編程存儲器陣列包括大量的行線、大量的列線、至少一條源線、和位於行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元有一個MOS場效應電晶體與位於一條列線和至少一條源線之間的一個MOS數據存儲器元件串聯在一起，MOS電晶體的柵極與其中一條行線連在一起，MOS數據存儲元件有一超薄介質用於物理數據存儲，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態，該方法包括給被選擇的一條行線加上第一個電壓開啟那些柵極與被選擇的行線連在一起的每一個MOS場效應電晶體；給被選擇的一條列線加上第二個電壓；並給至少一條源線加上第三個電壓；其中第二個電壓和第三個電壓使與選擇的行線和選擇的列線連在一起的存儲器單元的超薄介質兩端產生一個電位差，這個電位差足以將存儲器單元的超薄介質擊穿到許多擊穿態的一種狀態。
7.按權利要求6所述的方法，其特徵是所說的存儲器單元通過給超薄介質兩端加上第二個電位差使超薄介質擊穿到所說的許多擊穿態中的另一種狀態來實現再編程。
8.按權利要求7所述的方法，其特徵是第二個電位差大於所說的電位差。
9.按權利要求6所述的方法，其特徵是所說的存儲器單元通過給超薄介質兩端加上所說的電位差再經歷一段時間進一步將超薄介質擊穿到所說的許多擊穿態中的另一種狀態來實現再編程。
10.按權利要求6所述的方法，其特徵是所說的存儲器單元通過給超薄介質兩端加上第二個電位差再經歷一段時間使超薄介質進一步擊穿到所說的許多擊穿態中的一種狀態來實現再編程。
11.按權利要求6所述的方法，其特徵是所說的存儲器單元通過增大加在所說選擇的行線上的第一個電壓來增大擊穿電流將超薄介質擊穿到所說的許多擊穿態中的一種狀態來實現再編程。
12.按權利要求6所述的方法，其特徵是所說的存儲器單元通過以下方法來實現讀出，即檢測通過所說的MOS數據存儲元件的電流大小、當所說的電流大於一個預定臨界值時就判定存儲器單元已被編程。
13.按權利要求12所述的方法，其特徵是所說的存儲器單元通過增大所說的預定臨界值來實現擦除。
14.一種可再編程存儲器陣列，其特徵是該陣列包括大量行線、大量列線、至少一條共用線和位於存儲器的行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元包括一個MOS場效應電晶體，該電晶體有一個柵極，柵極下面有一層柵介質，在柵介質和柵極下面具有相互隔開並在其間確定一溝道區的第1和第2摻雜半導體區；和一個MOS數據存儲元件，該存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有一個第1摻雜半導體區，MOS數據存儲元件的第1摻雜半導體區與MOS場效應電晶體的第1摻雜半導體區連在一起，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態；其中存儲器的一條列線與MOS場效應電晶體的第2摻雜半導體區或者與MOS數據存儲元件的導電結構連在一起，至少一條共用線中的一條與MOS數據存儲元件的導電結構或者與MOS場效應電晶體的第2摻雜半導體區連在一起。
15.按權利要求14所述的存儲器陣列，其特徵是每一個MOS數據存儲元件在超薄介質和導電結構下面有一個反型-允許區與MOS數據存儲元件的第1摻雜區鄰接。
16.按權利要求14所述的存儲器陣列，其特徵是每一個MOS數據存儲元件在超薄介質和導電結構下面有一個第2摻雜區與MOS數據存儲元件的第1摻雜區集成在一起。
17.按權利要求14所述的存儲器陣列，其特徵是MOS場效應電晶體的柵介質和MOS數據存儲元件的超薄介質是用一共同的超薄柵氧化層形成的。
18.一種可再編程存儲器陣列，其特徵是該陣列包括大量的行線、大量的列線、至少一條共用線、和位於行線和列線各自交叉點的大量存儲器單元，每一個存儲器單元有一個選擇電晶體與位於一條列線和至少一條共用線中的一條之間的一個數據存儲元件串聯在一起，選擇電晶體的柵極與其中一條行線連在一起，數據存儲元件有一層超薄介質用於物理數據存儲，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
19.按權利要求18所述的存儲器陣列，其特徵是存儲器中數據存儲元件是一種MOS半電晶體。
20.按權利要求18所述的存儲器陣列，其特徵是存儲器中數據存儲元件是一種MOS電容。
21.一種可再編程不揮發性存儲器單元，其特徵是該存儲器單元有一個選擇電晶體與一個數據存儲元件串聯在一起，數據存儲元件有一個導電結構，在所說的導電結構下面有一層超薄介質用於物理數據存儲，在超薄介質和導電結構下面有一個第1摻雜半導體區，所說的選擇電晶體的柵極可以通過控制來尋址所說的存儲器單元，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
22.按權利要求21所述的存儲器單元，其特徵是數據存儲元件是一種MOS半電晶體。
23.按權利要求21所述的存儲器單元，其特徵是數據存儲元件是一種MOS電容。
24.按權利要求21所述的存儲器單元，其特徵是所說的存儲器單元通過在所說的導電結構和所說的第1摻雜半導體區之間加一個電壓使所說的超薄介質擊穿到所說的許多擊穿態中的一種狀態來實現編程。
25.按權利要求24所述的存儲器單元，其特徵是所說的存儲器單元通過在所說的導電結構和所說的第1摻雜半導體區之間加上一個電壓時感測通過所說的數據存儲元件的電流來實現讀出。
26.按權利要求21所述的存儲器單元，其特徵是該存儲器單元具有一種電路，該電路能夠給所說的選擇電晶體的柵極加上一個可變電壓將所說的超薄介質擊穿到許多擊穿態中的一種狀態。
27.按權利要求21所述的存儲器單元，其特徵是該存儲器單元具有能夠判定通過所說的數據存儲元件的電流大小的電流感測電路，如果電流大於一個預定的臨界值，所說的電流感測電路就指示出存儲器單元已被編程，所說的存儲器單元通過改變所說的預定臨界值實現邏輯擦除。
28.一種可再編程MOS數據存儲元件，其特徵是該存儲元件有一個導電結構，在導電結構下面有一層超薄介質，在超薄介質和導電結構下面有一個第1摻雜半導體區，所說的存儲元件通過擊穿所說的超薄介質實現編程，所說的存儲元件通過感測通過所說的存儲元件的電流實現讀出，所說的超薄介質能夠被有選擇地擊穿到許多擊穿態中的一種狀態。
29.按權利要求28所述的存儲元件，其特徵是所說的超薄介質是一種柵氧化層。
30.按權利要求29所述的存儲元件，其特徵是所說的柵氧化層小於50埃。
31.按權利要求28所述的存儲元件，其特徵是包括一種電路能夠給所說的選擇電晶體的柵極加上一個可變電壓將所說的超薄介質有選擇地擊穿到許多擊穿態中的一種狀態。
32.按權利要求28所述的存儲元件，其特徵是有一種電流感測電路能夠判定通過所說數據存儲元件的電流大小，當電流大於一個預定臨界值時所說的電流感測電路就能指示出存儲器單元已被編程。
全文摘要
利用超薄介質擊穿現象的可再編程不揮發性存儲器,公開了一種可再編程不揮發性存儲器陣列和構成這種存儲器陣列的存儲器單元。這些半導體存儲器單元每一個都具有一個數據存儲元件製作在一種超薄介質(比如一種柵氧化層)的周圍。柵氧化層用於存儲信息,其方法是給超薄介質加應力使其達到擊穿(軟擊穿或硬擊穿)以建立起存儲器單元的漏洩電流電平。存儲器單元通過感測單元吸收的電流實現讀出。一種合適的超薄介質是厚度約為50埃或50埃以下的高質量柵氧化層,通常用目前流行的先進CMOS邏輯工藝都能製作。存儲器單元通過給柵氧化層加應力直到出現軟擊穿來實現第一次編程,以後通過增加柵氧化層的擊穿電壓實現存儲器單元的再編程。
文檔編號H01L27/115GK1351380SQ0112915
公開日2002年5月29日 申請日期2001年12月6日 優先權日2001年12月6日
發明者彭澤忠 申請人:彭澤忠