一種增加pmos有效溝道長度的方法

2023-06-26 22:19:31 1

專利名稱：一種增加pmos有效溝道長度的方法
技術領域：
本發明屬於一種半導體工藝，尤其涉及一種增加PMOS有效溝道長度的方法。
背景技術：
在90nm工藝以下節點，由於柵極特徵尺寸的縮小(譬如65nm)造成了嚴重的短溝 道效應，使得器件的漏電流急劇升高。短溝道效應就是MOSFET的闡值電壓隨著溝道長度的 縮小而減小。如果在漏極加一個工作電壓，那麼短溝道效應會被加劇。短溝道效應的結果 就是增大器件的漏電流。在CMOS VLSI工藝中，溝道長度會因為工藝的原因有一定的變化。 因此，在器件設計中短溝道效應是一個非常重要的考慮因素。我們必須確保在一個晶片當 中最小溝道尺寸的閾值電壓不能太低。 當源/漏(Source/Drain)所加電壓很小，而柵(Gate)電壓小於閾值電壓時，晶 體管處於耗盡或弱反型(D印letion/weak-Inversion)，也稱為亞閾值區，這時的Source與 Drain之間的漏電流為亞閾值電流。亞閾值電流主要是Drain端與弱反型襯底的PN結的擴 散漏電流，也可以稱之為弱反偏電流，該電流與氧化層厚度、兩邊的材料的功函數所決定的 閾值電壓有關。 在短溝道器件中，由於溝道很小，溝道表面附近源耗盡區與漏耗盡區之間相互影 響，溝道Source/Drain兩端的耗盡區深入到Gate的下方，使得Gate控制的有效溝道長度 (LEFF)變小，這樣就可能產生所謂的短溝道效應(ShortChannel Effect)。例如圖1中所示 的LEFF較小，便容易產生短溝道效應，尤其對於P溝道電晶體來說更是如此。溝道Source/ Drain兩端的耗盡區深入到Gate的下方，降低了 PN結勢壘的高度，源區的載流子乘機進漏 區而不受柵壓的控制，再加上當短溝道器件Drain加上高電平，Drain電場增強，使Drain發 出的電力線有一部分可以直接穿透到Source區域，引起Source區電子發射，即造成源_襯 底勢壘降低，這兩種現象稱為漏感應勢壘降低(Drain-induced Barrier Lowering,DIBL)。
同時，因為PMOS器件中輕摻雜用的是B或BF2， NM0S器件輕摻雜用的是As或P， 前者B或BF2比後者As或P更容易擴散，導致PMOS的有效溝道長度比NM0S要小。所以， 對於器件等比例縮小的工藝(shrink)中，PMOS的漏電會變得更大。 為了解決這個問題，美國專利(專利號US5291052)中採用了增大PMOS有效溝道 長度(LEFF)的方法，該方法利用增厚柵極兩側的側牆，使得原先的短溝道變長，如圖2所 示，即圖2中標記出的LEFF的長度大於圖1中標記的LEFF的長度。對於長溝道器件，源極 和漏極之間的電壓對有效溝道長度的影響相對很小，亞閾值電流的大小與電壓的大小基本 無關，可以完全避免產生短溝道效應。但是，這種製作方法，由於P溝道電晶體和N溝道晶 體管尺寸上出現了差異，就需要多使用一個掩膜，不利於控制成本。

發明內容
本發明要解決的技術問題是提供一種方法，解決PMOS中產生短溝道效應的問題。
為了實現上述目的，本發明提出一種增加PMOS有效溝道長度的方法，所述方法包
3括以下步驟在襯底內製作n阱和p阱，所述n阱和所述p阱之間用一淺溝槽隔離，在所述 n阱上製作第一多晶矽柵，在所述P阱上製作第二多晶矽柵；在上述結構表面生長第一氧化 層，形成第一、第二多晶矽的第一層柵側牆；所述P阱區域以光刻膠掩蔽，在所述n阱區域， 以所述第一多晶矽柵為掩膜進行輕摻雜源/漏注入；在所述n阱和所述p阱表面生長第二 氧化層，形成多晶矽柵的第二層側牆；所述n阱區域以光刻膠掩蔽，在所述p阱區域，以所述 第二多晶矽柵為掩膜進行輕摻雜源/漏注入；在n阱和p阱區域生長氮化矽層和第三氧化 層，形成多晶矽柵的第三、第四層側牆，再利用蝕刻工藝，蝕刻所述第一氧化層、所述第二氧 化層、所述氮化矽層和所述第三氧化層，在所述n阱區域和所述p阱區域的多晶矽柵周圍形 成多晶矽柵的最終側牆；在所述n阱區域，以所述多晶矽柵的最終側牆為掩膜進行重摻雜 源/漏注入後去除所述P阱區域的光刻膠，在所述P阱區域，以所述多晶矽柵的最終側牆為 掩膜進行重摻雜源/漏注入後去除所述n阱區域的光刻膠。 可選的，在所述n阱區域進行輕摻雜源/漏注入的摻雜材料為砷、磷或砷和磷的混 合物。 可選的，在所述p阱區域進行輕摻雜源/漏注入的摻雜材料為B&、硼或BF2和硼 的混合物。 可選的，所述輕摻雜源/漏注入的摻雜材料的密度的範圍為1016至1017個離子每 立方釐米之間。 可選的，在所述n阱區域進行重摻雜源/漏注入的摻雜材料為砷、磷或砷和磷的混 合物。 可選的，在所述p阱區域進行重摻雜源/漏注入的摻雜材料為B&、硼或BF2和硼 的混合物。 可選的，所述重摻雜源/漏注入的摻雜材料的密度的範圍為102°至1021個離子每 立方釐米之間。 可選的，所述第一氧化層厚度為10埃至60埃、所述第二氧化層厚度為100埃至 200埃、所述氮化矽層厚度為200埃至400埃、所述第三氧化層厚度為500埃至1500埃。
本發明一種增加PMOS有效溝道長度的方法的有益技術效果為本發明一種增加 PMOS有效溝道長度的方法將p阱區域進行輕摻雜源/漏注入的步驟移到了生長第二氧化層 和氮化矽層之間，利用了第二氧化層增加了 PMOS有效溝通長度；另外，本發明中無需增加 額外的掩膜，有利於成本的控制。


圖1是現有的CMOS的結構示意圖；
圖2是現有的CMOS改進後的結構示意圖； 圖3是本發明一種增加PMOS有效溝道長度的方法的流程示意圖； 圖4至圖6是本發明一種增加PM0S有效溝道長度的方法的部分製作過程示意圖。
具體實施例方式
以下結合附圖和具體實施方式
對本發明作進一步的詳細說明。 請參考圖3，圖3是本發明一種增加PMOS有效溝道長度的方法的流程示意圖，包括以下步驟 步驟11 :在襯底內製作n阱和p阱，所述n阱和所述p阱之間用一淺溝槽隔離，在 所述n阱上製作第一多晶矽柵，在所述P阱上製作第二多晶矽柵淺溝槽隔離主要分為三個 步驟，分別是槽刻蝕、氧化物填充和氧化物平坦化，電晶體中柵結構的製作是流程中最關鍵 的一步，因為它包括了最薄的柵氧化層的熱生長以及多晶矽柵的刻印和刻蝕，多晶矽柵結 構基本工藝包括柵氧化層的生長、多晶矽澱積以及多晶矽柵刻蝕；步驟12 :在上述結構表 面生長第一氧化層，形成第一、第二多晶矽的第一層柵側牆，所述氧化層為二氧化矽層，生 長第一氧化層的目的是為了在後續離子注入過程中保護襯底免受傷害，這層側牆一般是用 爐管或者高溫快速熱退火的方法生成的一層二氧化矽，厚度一般在10埃至60埃；步驟13 :
所述P阱區域以光刻膠掩蔽，在所述n阱區域，以所述第一多晶矽柵為掩膜進行輕摻雜源/ 漏注入，摻雜材料為砷、磷或砷和磷的混合物，所述輕摻雜漏注入的摻雜材料的密度範圍為 10"至10"個離子每立方釐米之間，能量、劑量和結深都明顯低於形成n阱時所採用的相應 參數；步驟14 :在所述n阱和所述p阱表面生長第二氧化層，形成多晶矽柵的第二層側牆， 生長第二氧化層的目的一是為了起保護作用，二是可以增加第二多晶矽柵周圍的側牆的厚 度，阻止雜質侵入溝道，從而增加了 PMOS有效溝道長度，這層氧化層厚度為100埃至200 埃；步驟15 :所述n阱區域以光刻膠掩蔽，在所述p阱區域，以所述第二多晶矽柵為掩膜進 行輕摻雜源/漏注入，在所述P阱區域進行輕摻雜漏注入的摻雜材料為B&、硼或BF2和硼 的混合物，所述輕摻雜漏注入的摻雜材料的密度範圍為1016至1017個離子每立方釐米之間； 步驟16 :在n阱和p阱區域生長氮化矽層和第三氧化層，形成多晶矽柵的第三、第四層側 牆，再利用蝕刻工藝，蝕刻所述第一氧化層、所述第二氧化層、所述氮化矽層和所述第三氧 化層，在所述n阱區域和所述p阱區域的多晶矽柵周圍形成多晶矽柵的最終側牆，所述氮化 矽層厚度為200埃至400埃、所述第三氧化層厚度為500埃至1500埃；步驟17 :在所述n 阱區域，以所述多晶矽柵的最終側牆為掩膜進行重摻雜源/漏注入後去除所述P阱區域的 光刻膠，在所述P阱區域，以所述多晶矽柵的最終側牆為掩膜進行重摻雜源/漏注入後去除 所述n阱區域的光刻膠，在所述n阱區域進行重摻雜源/漏注入的摻雜材料還是為砷、磷或 砷和磷的混合物，所述重摻雜源/漏注入的摻雜材料的密度範圍為102°至1021個離子每立 方釐米之間，在所述P阱區域進行重摻雜源/漏注入的摻雜材料為B&、硼或BF2和硼的混 合物，所述重摻雜源/漏注入的摻雜材料的密度的範圍為102°至1021個離子每立方釐米之 間。 接著，請參考圖4至圖6，圖4至圖6是本發明一種增加PMOS有效溝道長度的方 法的部分製作過程示意圖，圖4中，p阱區域28以光刻膠24掩蔽，第一多晶矽柵21位於n 阱區域27，第二多晶矽柵22位於p阱區域28，n阱區域27和p阱區域28之間用一淺溝槽 隔離25，在n阱區域27，即未被光刻膠24掩蔽的區域，以第一多晶矽柵21為掩膜進行輕摻 雜漏注入，圖中所示的箭頭即為離子注入的方向，關於離子的類型以及注入的劑量，上一段 已經做了詳細的闡述，在此不再贅言。此外，圖中還可以看到n阱區域27和p阱區域28上 已經生長好的第一氧化層23。圖5是在圖4的基礎上，先去除p阱區域28的光刻膠，再在 第一氧化層23上生長第二氧化層26。圖6是在圖5的基礎上，n阱區域27以光刻膠24掩 蔽，p阱區域28以第二多晶矽柵22為掩膜進行輕摻雜源/漏注入，之後在n阱27和p阱 28區域生長氮化矽層和第三氧化層(圖中未示)，再利用蝕刻工藝，蝕刻所述第一氧化層、
5所述第二氧化層、所述氮化矽層和所述第三氧化層，在所述n阱區域和所述p阱區域的多晶 矽柵周圍形成多晶矽柵的最終側牆。在所述n阱區域27進行重摻雜源/漏注入後去除所 述P阱區域28的光刻膠，在所述p阱區域28進行重摻雜源/漏注入後去除所述n阱區域 27的光刻膠。 本發明中的p阱區域進行輕摻雜源/漏注入的步驟移到了生長第二氧化層和氮化 矽層之間，利用了第二氧化層增加了 PMOS有效溝通長度。 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所述技 術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾。因 此，本發明的保護範圍當視權利要求書所界定者為準。
權利要求
一種增加PMOS有效溝道長度的方法，其特徵在於所述方法包括以下步驟在襯底內製作n阱和p阱，所述n阱和所述p阱之間用一淺溝槽隔離，在所述n阱上製作第一多晶矽柵，在所述p阱上製作第二多晶矽柵；在上述結構表面生長第一氧化層，形成第一、第二多晶矽的第一層柵側牆；所述p阱區域以光刻膠掩蔽，在所述n阱區域，以所述第一多晶矽柵為掩膜進行輕摻雜源/漏注入；在所述n阱和所述p阱表面生長第二氧化層，形成多晶矽柵的第二層側牆；所述n阱區域以光刻膠掩蔽，在所述p阱區域，以所述第二多晶矽柵為掩膜進行輕摻雜源/漏注入；在n阱和p阱區域生長氮化矽層和第三氧化層，形成多晶矽柵的第三、第四層側牆，再利用蝕刻工藝，蝕刻所述第一氧化層、所述第二氧化層、所述氮化矽層和所述第三氧化層，在所述n阱區域和所述p阱區域的多晶矽柵周圍形成多晶矽柵的最終側牆。在所述n阱區域，以所述多晶矽柵的最終側牆為掩膜進行重摻雜源/漏注入後去除所述P阱區域的光刻膠，在所述p阱區域，以所述多晶矽柵的最終側牆為掩膜進行重摻雜源/漏注入後去除所述n阱區域的光刻膠。
2. 根據權利要求1所述的一種增加PMOS有效溝道長度的方法，其特徵在於在所述n阱區域進行輕摻雜源/漏注入的摻雜材料為砷、磷或砷和磷的混合物。
3. 根據權利要求1所述的一種增加PMOS有效溝道長度的方法，其特徵在於在所述p阱區域進行輕摻雜源/漏注入的摻雜材料為B&、硼或BF2和硼的混合物。
4. 根據權利要求2或3所述的一種增加PMOS有效溝道長度的方法，其特徵在於所述輕摻雜源/漏注入的摻雜材料的密度的範圍為1016至1017個離子每立方釐米之間。
5. 根據權利要求1所述的一種增加PMOS有效溝道長度的方法，其特徵在於在所述n阱區域進行重摻雜源/漏注入的摻雜材料為砷、磷或砷和磷的混合物。
6. 根據權利要求1所述的一種增加PMOS有效溝道長度的方法，其特徵在於在所述p阱區域進行重摻雜源/漏注入的摻雜材料為B&、硼或BF2和硼的混合物。
7. 根據權利要求5或6所述的一種增加PMOS有效溝道長度的方法，其特徵在於所述重摻雜源/漏注入的摻雜材料的密度的範圍為102°至1021個離子每立方釐米之間。
8. 根據權利要求1所述的一種增加PMOS有效溝道長度的方法，其特徵在於所述第一氧化層厚度為10埃至60埃、所述第二氧化層厚度為100埃至200埃、所述氮化矽層厚度為200埃至400埃、所述第三氧化層厚度為500埃至1500埃。
全文摘要
本發明提供一種增加PMOS有效溝道長度的方法，包括以下步驟在襯底內製作n阱和p阱；在n阱上製作第一多晶矽柵，在p阱上製作第二多晶矽柵；生長第一氧化層；在n阱區域進行輕摻雜源/漏注入；在n阱和p阱表面生長第二氧化層；在p阱區域進行輕摻雜源/漏注入；在n阱和p阱區域生長氮化矽層和第三氧化層；蝕刻第一氧化層，第二氧化層，氮化矽層和第三氧化層，在n阱和p阱的多晶矽柵周圍形成側牆；在n阱區域進行重摻雜源/漏注入；在所述p阱區域進行重摻雜源/漏注入。本發明將p阱區域進行輕摻雜源/漏注入的步驟移到了生長第二氧化層和氮化矽層之間，利用了第二氧化層增加了PMOS有效溝通長度。
文檔編號H01L21/265GK101697346SQ20091019780
公開日2010年4月21日 申請日期2009年10月28日 優先權日2009年10月28日
發明者孔蔚然, 肖海波 申請人:上海宏力半導體製造有限公司;