Td-scdma/3g/4g終端信號比特能量估算裝置的製作方法

2023-06-15 11:13:51 1

專利名稱：：Td-scdma/3g/4g終端信號比特能量估算裝置的製作方法
技術領域：
：本實用新型提出一種新型、技術領先的TD-SCDMA及第三代移動通信(3G，含cdma2000、UMTS、TD-SCDMA等)、第四代移動通信(4G)終端信號比特能量估算和解擾裝置，屬移動通信技術製造領域。
背景技術：
：TD-SCDMA及3G、4G終端的收信機系統，是由射頻接收機和基帶接收機等兩個子系統構成。其中，射頻接收機子系統負責完成對射頻信號接收、放大以及射頻信號解調處理，將射頻信號轉換成基帶信號；而基帶接收機子系統則由多徑接收單元和基帶解調單元構成。其中，多徑接收單元負責完成從射頻接收機子系統收到的基帶信號中進一步提取出多徑基帶信號；而基帶解調單元則負責完成以下功能(D多徑合併(multipathcombining);②信號比特能量估計和解擾(descrambling);(3)軟符號規整(softsymbolcombining);(4)塊解交織(blockde-interleaving);(5)Turbo解碼；(6)CRC(循環冗餘校驗碼)校驗。
發明內容設計目的為增強、改進和提高TD-SCDMA/3G/4G終端的性能，同時減小TD-SCDMA/3G/4G終端的體積，並有效降低終端的對電源的消耗，設計出一種技術先進的、集成於晶片中、以硬核方式實現的TD-SCDMA/3G/4G終端基帶解調單元。設計方案該終端基帶解調單元由以下模塊構成U)多徑接收合併器；(2)信號比特能量估計和解擾器；(3)軟符號規整器；(4)塊解交織器；(5)Turbo解碼器；(6)CRC校驗器。該終端基帶解調單元不包括無線信號多徑接收處理前端，因此需要與外部的無線信號多徑接收處理前端協同工作。對於從無線信號多徑接收處理前端收到的多徑基帶信號，首先經過該終端基帶解調單元中的多徑接收合併器的處理，對多徑信號進行有效的合併，才能用於進一步完成基帶解調。下面依次說明該終端基帶解調單元中各個模塊的結構、工作原理、工作過程。—、TD-SCDMA/3G/4G終端基帶解調單元框圖。圖1是該TD-SCDMA/3G/4G終端基帶解調單元的輸入輸出接口框圖。如圖1可見，TD-SCDMA/3G/4G終端基帶解調單元的輸入輸出信號包括以下部分(l)終端基帶解調單元來自時鐘產生器Clock—Gen的輸入；(3)基帶解調單元receiver接收到的、來自基帶接收機主定時器(以下簡寫為主定時器)Master—Timer的輸入；(4)基帶解調單元receiver接收到的、來自DSP(數位訊號處理器)的輸入；(5)基帶解調單元receiver發送給DSP的輸出。該終端基帶解調單元輸入輸出信號描述如表1所示。注從多徑接收前端FFE收到的每一個I(或Q)符號，是一個用多位比特(如16位比特)表示的、通過對基帶信號QPSK解調輸出的擴頻調製碼片進行積分採樣而獲得的I(或Q)信號幅度的數值。圖2和圖3給出該終端基帶解調單元(圖中的receiver)的兩個組成部分的結構框圖。圖2示意的是其多徑合併和解擾部分，而圖3示意的是其信道解碼部分。二、多徑合併器MPCUTD-SCDMA/3G/4G終端基帶解調單元的多徑合併器MPCU負責接收來自各個多徑接收前端(FFE)輸出的(I/Q)符號，並將這些(I/Q)符號做時間上的同步對齊，使多徑接收、並行輸入信號合併成一路信號。如圖4所示，MPCU由以下單元構成U)數據存儲器RAM:1個環形FIF0(先入先出)緩存器，用於保存從各個接收路徑收到的新(I/Q)符號，以及保存對從各路徑接收到的(I/Q)符號的合併結果；(2)仲裁器arbiter:基於多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否己經準備好；(3)讀RAM指針產生器rd—ram_ptr:根據來自主定時器raastertimer的新(I/Q)符號指示，對接收的每一個新(I/Q)符號進行計數，從而獲得MPCU當前要輸出的I/Q符號(合併後的結果)在RAM中的位置，該位置指針記作rd_ram_ptr;(4)圖4右上部的相加器圖4右上部的相加器用於計算從RAM中取出完成合併的數據的地址；(5)圖4右下部的相加器圖4右下部的相加器用於計算對接收到的(I/Q)符號進行合併的結果；(6)—個相減器圖4中的相減器用於計算從RAM中取出完成合併的數據的地址；(7)l個比較器(判斷a〉b):用於判斷從多徑接收前端收到的(I/Q)符號的下標是否超出允許合併的範圍(該符號已經不在RAM保存的範圍內)。(8)—個門控開關電路在比較器輸出信號的控制下，決定是否將某一路徑接收的(I/Q)符號用於合併。(9)多路輸入寄存器和門控開關電路模塊ml:鎖存每一接收路徑當前輸入的(I/Q)符號的下標(從幀起始位置開始計算)，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑當前符號的下標用於計算寫入RAM的地址。卿多路輸入寄存器和門控開關電路模塊m2:鎖存每一接收路徑輸入的I/Q符號，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑的符號用於合併。MPCU完成的是多徑接收機的後端處理，主要負責以下2個主要功能1.對多徑接收的(I/Q)符號做時間上的對齊對於多徑信號接收機而言，從各路徑接收到的同一信息(I/Q)符號在時間上是不同步的。同時，為多徑接收機提供系統同步定時的主定時器(MasterTimer)輸出的同步信號(即下文表8中來自主定時器的新1/Q符號指示)，是以最早到達接收機的路徑的信號為基準，它每20ms校正l/8碼片，因而可能與最早到達的接收信號存在著明顯的失步。為保證對多徑接收信息(I/Q)符號合併的準確性，需要對多徑接收的(I/Q)符號做時間上的對齊。2.對多徑接收的(I/Q)符號做合併多徑接收前端(FFE)負責完成(I/Q)符號合併前所必需的去相位旋轉(de-rotation)處理，而DSP中的解調器固件負責根據多徑跟蹤鎖定的結果，取消失步或信號較差的接收路徑的輸出。MPCU只合併有效接收路徑輸出的信息(I/Q)符號。對MPCU中RAM的存儲空間大小的要求，是需要保證MPCU可完成相對主定時器的最大遲延為5X64=320碼片的多徑接收信號進行補償。圖4中的MPCU模塊的輸入輸出信號描述如表2所示。MPCU在ck一cxl6時鐘下工作。MPCU的工作過程1、RAM中的數據由所有的4個接收路徑寫入，且在MPCU模塊完成合併處理，MPCU輸出的數據從RAM中讀出。仲裁器arbiter用於各接收路徑共享對RAM的訪問，它根據多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否己經準備好。2、在最高的傳輸速率時，每一對I/Q符號(包括1個I符號和1個Q符號)用4個碼片調帝U。此時，每經過4個調製碼片的時間，MPCU收到一對I/Q符號(包括1個I符號和1個Q符號)。由於MPCU本地時鐘速率是調製碼片速率的16倍，因而可知，在最高的傳輸速率時，每經過4*16=64個時鐘周期，MPCU收到一對1/Q符號(包括1個I符號和1個Q符號)。3、另一方面，對於每個接收路徑輸入的符號，MPCU經過合併處理，再寫入到RAM中，需要佔用3時鐘周期(讀-加-寫)；此外，MPCU再讀出卿cu—out_data需要2個時鐘周期。整個操作要3*4+2=14時鐘周期。這個值小於64，可以保證仲裁器在最快的傳輸速率下可靠地工作。4、對RAM提供的存儲空間的大小的要求，主要是考慮保證MPCU在最大多徑遲延為士320(5*64)個調製碼片的情況下，可以正確地完成對多徑接收的I/Q符號的合併。這就要求RAM提供9*64個調製碼片時間內傳輸的(I/Q)符號的緩存空間。在最大傳輸速率(每一對1/Q符號用4個碼片調製)下，9*64個調製碼片時間傳輸9*64/4=144對(I/Q)符號。單對(I/Q)符號分別包含16比特I和16比特Q。分別來自4個不同的接收路徑的4對1/Q符號(每一對I/Q符號包括1個I符號和1個Q符號)合併後，分別形成18比特I和18比特Q信號(共36比特)。因而，RAM的大小要求是144*36比特。出於可靠性考慮，RAM需要增加一定的冗餘空間，因此，RAM的大小為160*36比特。5、對於來自每個接收路徑的16比特I符號和16比特Q符號，MPCU在經過合併處理後(與RAM相應的地址空間中保存的原有值相加)，再寫入到RAM相應的地址空間中。6、MPCU讀RAM的指針rd—ram_ptr初始值為0。之後，對於每一個mstr—new_sym，rd—ram_ptr力卩一。7、MPCU輸出的經過合併的數據，是從rcLram』tr所指向的RAM的存儲單元中讀出。8、讀指針rd—mnu)tr的值採用模160計數。9、mastertimer所指示的當前(I/Q)符號寫入MPCU的RAM的地址位置，與MPCU從RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置，二者之間的偏移量mpcu—mstr—dly取一個固定值，為320/(每對I/Q符號包含的調製碼片數)，由DSP輸入。在每一個幀邊界處，DSP更新此值。10、來自接收路徑的數據所寫入RAM的地址是ffej)cg—idx,mstr_pcg—idx,rd—ram_ptr,mpcu_mstr—dly的函數。11、每次收到接收機基帶解調單元復位信號時，MPCU中所有寄存器的值(包括rd_ram_ptr、wr—ram_pt、mpcu—out_data、mstr—new—sym、ffe_pcg—idx，mstr_pcg_idx,mpcujnstr—dly等)和RAM的各個存儲單元中的值被重新初始化為0。12、每次MPCU從RAM中的rd—ramj3tr取出完成合併的數據並輸出後，rd_ram_ptr所指向的RAM的存儲單元中的值被重新初始化為0。註上述內容中的mpcu_out—data、mstr—new—sym、ffe_pcg—idx,mstr_pcg—idx,mpcu—mstr—dly等參數的意義，請參見表2所述。三、軟符號規整器SSS(SoftSymbolcombining)圖7是軟符號規整器SSS的示意圖。SSS模塊負責將輸入的18比特符號換算成6比特符號輸出。SSS的輸入輸出信號描述如表3所示。在表3中，SSS從來自EEDU的輸入數據eedu—out中選擇輸出的比特位sss—out，是根據來自DSP的輸入信號sss—fid—slct來決定的。四、塊解交織器BDI1、BDI模塊結構圖8顯示了塊解交織器BDI的功能模塊，其中每個子模塊解釋如下(1)BDI輸入緩存器IRAMIRAM是一個雙埠環形緩存存儲器，用於保存從SSS來的6比特輸入符號，它的大小設為6X4096=24576比特，它是6X12288比特的二分之一，6X12288比特是所支持的最大數據塊長度。(2)BDI輸出緩存器ORAMBDI輸出緩存器0RAM是一個4頁存儲器，每一頁的長度是3072比特(即其最大塊長度=12288/4比特)。總的容量大小為6X(3072X4)=6X12288=73728比特'每一頁是一個單埠RAM,可以被turbo解碼器讀取。數據被存儲在BDI地址產生器BDI—ADDR_GEN計算獲得的地址中。在傳輸高速數據時，由硬體turbo編碼器完成信道編碼，turbo編碼器從ORAM中讀取數據。Turbo給出地址。第0頁的ORAM0的地址與其它頁ORAM的地址總線是不同的。在傳輸低速數據時，由DSP完成信道編碼，DSP從ORAM中讀取數據。地址計數器保持讀取位置的地址。(3)BDI地址產生器BDI_ADDR—GEN:BDI地址產生器負責計算ORAM的存儲器位置地址，經過塊解交織過程輸出的符號將保存在BDI地址產生器計算出的地址對應的存儲空間中。BDI地址產生器BD1_ADDR_GEN由以下邏輯單元構成(參見圖8)奇偶分離單元(odd—even);累加(左移)和除法(被2除)計算單元(J—add—lft—half)包括兩個計數器模J(ModuloJ)計數器和被J除(DividebyJ)計數器行、列比特交換單元(bitreverse);反相乘法器(乘以-l);相加器。2.BDI的輸入輸出信號描述如表4所示。五、本發明1.EEDU模塊工作原理(1)解擾操作解擾操作是在擾碼控制下對數據(I/Q)符號比特取反。擾碼的值由基帶接收機主定時器MasterTi腿r(MSTR_TIM)產生。擾碼按I(或Q)比特流速率(信道化擴展調製速率)採樣，產生解擾比特對。主定時器提取這些比特，並按2倍的(I/Q)比特速率(也即IZQ復用比特速率)復用成一個串行比特流。這些解擾比特根據來自主定時器的相應的選通控制信號，被送入信號能量估計和解擾裝置EEDU，進行解擾。由於解擾比特是在主定時器控制下產生的，所以相對於外部標準時鐘而言，解碼比特在時間上總是滯後於相同序號的定時器脈衝。信號能量估計和解擾裝置負責估計出解碼比特和主定時器脈衝之間在序號上的遲延。如圖5所示，來自主定時器MasterTimer產生的解擾碼msti^descrjod，被送入到一個移位寄存器shiftreg，其長度與在MPCU的延遲一致。如果解碼為'l'比特將被取反。如果解碼為'0'比特保持原樣不變。(2)信號比特能量Eb估算器Eb估算器獲取每一幀中每一個(I/Q)符號，計算(I/Q)符號12+02的累加值，估算出(I/Q)符號能量估計Es。如圖6所示。(I/Q)符號能量估計Es和信號比特能量估計Eb之間存在一個確定的線性關係。(I/Q)符號的Es估計是接收信號的均方值，可以通過計算一個無線幀中的接收(I/Q)符號的平方的累加，然後再除以該幀中(I/Q)符號的數目而獲得。然後再轉換成單位時間內信號平均比特能量Eb(根據(I/Q)符號與信號比特之間的關係、編碼率、(I/Q)符號比特打孔或(I/Q)符號比特重複，以及數據率)formulaseeoriginaldocumentpage8這裡，(E6/H)=信號比特能量與噪聲譜密度的比值的估計；Nk:g=—個幀中(I/Q)符號數目；《(W=每一幀第n個I符號的幅度平方值；=每一幀第n個Q符號的幅度平方值；5=從QPSK矢量中解調出的(I/Q)符號包含的turbo/巻積編碼FEC比特的平均數目。這個值用於說明(I/Q)符號重複和打孔的效果。r=Turbo編碼或巻積、編石馬率。=噪音譜密度估計。這種估計由DSP固件FW計算前嚮導頻(I/Q)符號的最大比率合併值的方差然後除以64而獲得。A=每一(I/Q)符號擴展調製的碼片數；下述表7提供對於不同的打孔率/比特重複率的5值這些操作中，EEDU硬體只執行兩個正交分量的平方的累加操作，即上式中方括號內的操作。上述估計在每個幀計算一次，並在解調器的適當中斷請求下發送給DSP。EEDU硬體計算出的值，再被DSP固件採用上式中的常量轉換成實際的Eb/Nt。2.EEDU構成如圖5A所示，EEDU由EEDU控制單元EEDU—CTRL、平方函數模塊SQR、累加器ACCUM、解擾延時單元DESCIU)ELAY、解擾器DESCR子模塊構成。EEDU的內部信號如表8A所示。每個子模塊的功能描述如下-(1)EEDU—CTRLEEDU—CTRL執行下列功能①輪詢MPCU的輸出以接收合併的(I/Q)符號用於進一步處理；②調度平方函數器SQR和累加函數器ACCUM模塊完成信號比特能量計算；③產生eb—cal—dn(Eb計算完成可發送給DSP指示)信號用於DSP讀取Eb值；④產生eedu—sym—arr(指示l個符號己經發到SSS)信號供軟符號規整器SSS或塊解交織模塊使用；⑤復用I符號流和Q符號流用於解擾和信號比特能量Eb估計；⑥調度解擾操作；⑦與主定時器MSTR—TIM接口用於對上述所有信號進行計時。(2)平方函數模塊SQR平方函數模塊負責計算多徑合併(I/Q)符號的平方，用於估計Eb。平方函數模塊取18比特的多徑合併(I/Q)符號(卿cu—out—data[17:0]及卿cu—out—data[35:18])中的13比特作為它的輸入(SQR—SYM_IN)。這些比特可以是12:0或13:1(這裡比特0是最低位)。對這些比特位的選擇由DSP通過寄存器eedu_sqr確定。這些比特作為一個無符號整型輸入，即表示正負的符號比特被丟棄。如果mpcu—out—data[17:0]或mpcu—out—data[35:18]的值比這些比特能表示的最大值大，它就是飽和的，需要把所有比特位都置滿再輸入到平方函數模塊。平方函數模塊輸出26比特的無符號整型，直接發送到累加器。(3)累加器ACCUMACCUM是一個累加器模塊，對平方函數模塊輸出SQR(SQRJ)UT)進行累加，形成一個28比特的無符號整型(ACCUM—SUM)。累加操作總是保留最低比特位LSBs。如果累加值超越(228_1)，累加值的所有比特位置成l輸出。當收到來自EEDU一CTRL的命令時，累加器模塊ACCUM發送ACCUM—SUM的28比特中的16比特作為輸出，送入eedu_ebVal寄存器內的EBVAL，之後會被DSP取走。同時，它將ACCUM—SUM重新復位成0。累加器模塊ACCUM根據DSP在edi^accum寄存器的設置選擇輸出的16比特。如果輸出值高於16比特可以表示的最大值，16比特將全部置成1作為輸出。(4)解擾延時單元DESCR—DELAY多徑合併單元MPCU按一個確定的遲延(相對主定時器MasterTimer)輸出比特。由於這一偏移，解擾延時單元DESCR一DELAY維護一個遲延線，以實現解擾。這條延遲線按照MPCU的遲延確定正確的解擾比特。主定時器MasterTimer通過對特徵隨機序列碼進行適當地採樣，產生解擾比特。可以從單個比特信號流mstr一descr—cod中交替地獲得I或Q分量的解擾比特。當來自主定時器模塊MSTR一TIM的mstr—new_frm信號變高電平時，比特流被抽樣並放到延遲線上。當收到來自信號比特能量估計和解擾裝置控制器EEDU—CTRL的控制信號時，來自該延遲線的解擾碼(mstr一descr—cod)被抽樣。延遲線上比特抽樣位置由寄存器eedu—cfg確定。DSP固件將MPCU的延遲估計值寫入該寄存器中。此外，DESCR_DELAY模塊也對來自主定時器、指示一幀的開始的mstr—new—frm信號進行延時，並將延遲的mstr—new_frm(eedu_neW_frm)信號發送到軟符號規整器和塊解交織器(SSS/BDI)，以確保同步。eedu—new—frm信號(在一幀的第一個(I/Q)符號周期變高)與解擾器比特流有相同的延時。為此可以使用類似的延遲線。(5)解擾器DESCR解擾器模塊DESCR對最大比率組合的多徑合併符號進行解擾。它用來自遲延線的解擾比特mstr—descr_cod，對來自EEDU_CTRL模塊的輸入符號mpcu_out_data進行解擾，產生輸出符號eedu—out。解擾規則是如果mstr_descr_cod解擾比特=1貝Ueedu一out比特是對(mpcu—out_data比特)取反否則eedu_out比特是mpcu_out_data比特DESCR按照收到的來自EEDU_CTRL控制器的命令DESCR—START執行上述操作。DESCR模塊和軟符號規整器SSS也有接口。DESCR在該接口的輸出是18比特的eedu一out,後者包含對符號的多徑合併的解擾輸出。圖1是TD-SCDMA/3G/4G終端接收機基帶解調單元的輸入輸出接口框圖。圖2是TD-SCDMA/3G/4G終端接收機基帶解調單元的多徑合併和解擾部分的結構框閣。圖3是TD-SCDMA/3GZ4G終端接收機基帶解調單元的信道解碼部分的結構框圖。圖4是多徑合併器MPCU的結構框圖。圖5A是信號比特能量估算和解擾裝置EEDU的框圖。圖5是EEDU的解擾操作框圖。圖6是EEDU的信號比特能量Eb估算單元框圖。圖7是軟符號規整器SSS的示意圖。圖8是塊解交織器BDI的功能模塊框圖。具體實施方式實施例1:用於TD-SCDMA及第三代移動通信終端的信號比特能量估算裝置，EEDU控制器、平方函數模塊、累加器、解擾延時器及解擾器構成，解擾延時器信號輸入端和EEDU控制器的一信號輸入端接定時器的信號輸出端，EEDU控制器的另一信號輸入端接多徑合併器的信號輸出端，EEDU控制器的信號端接DSP指示器的信號端，EEDU控制器的信號輸出端分別接軟符號規整器的信號輸入端和平方函數模塊的信號輸入端，平方函數模塊的信號輸出端接累加器的信號輸入端，累加器的信號輸出端接DSP指示器的信號輸入端，解擾延時器信號輸出端分別接解擾器的信號輸入端和軟符號規整器的信號輸入端。EEDU控制單元執行下列指令①輪詢多徑接收合併器的輸出以接收合併的(I/Q)符號用於進一步處理；②調度平方函數器和累加函數器模塊完成多徑合併信號的比特能量估算；③產生多徑合併信號的比特能量估算完成可發送給DSP指示信號用於指示DSP讀取多徑合併信號的比特能量估算值；產生1個符號已經到達軟符號規整器指示信號供軟符號規整器或塊解交織模塊使用;⑤復用多徑接收合併器輸出的I符號流和Q符號流用於解擾和多徑合併信號的比特能量估計⑥調度解擾操作；⑦與基帶接收機主定時器接口用於對上述所有信號進行計時。解擾延時器執行下列指令①維護一個遲延線，以實現解擾，這條延遲線按照多徑接收合併器的遲延確定正確的解擾比特；②當來自接收機主定時器模塊的主定時器給出的新幀到達指示信號變高電平時，比特流被抽樣並放到延遲線上；③當收到來自信號比特能量估計和解擾裝置的控制單元的控制信號時，來自該延遲線的解擾碼被抽樣；④該解擾延時單元也對主定時器給出的新幀到達指示信號進行延時，並將延遲的該信號發送到軟符號規整器和塊解交織器，以確保同步。信號比特能量估算和解擾裝置給軟符號規整器的新幀指示信號與解擾器比特流有相同的延時。如圖5A所示，EEDU由EEDU控制單元EEDU—CTRL、平方函數模塊SQR、累加器ACCUM、解擾延時單元DESCR—DELAY、解擾器DESCR子模塊構成。EEDU的內部信號如表8A所示。EEDU的外部輸入輸出信號描述如表8所示。每個子模塊的功能描述如下(1)EEDU_CTRL:EEDU—CTRL執行下列功能①輪詢MPCU的輸出以接收合併的(I/Q)符號用於進一步處理；②調度平方函數器SQR和累加函數器ACCUM模塊完成信號比特能量計算；③產生eb_cal—dn(Eb計算完成可發送給DSP指示)信號用於DSP讀取Eb值；產生eedu—sym—arr(指示1個符號已經發到SSS)信號供軟符號規整器SSS或塊解交織模塊使用；⑤復用I符號流和Q符號流用於解擾和信號比特能量Eb估計；調度解擾操作；⑦與主定時器MSTRJTIM接口用於對上述所有信號進行計時；(2)平方函數模塊SQR:平方函數模塊負責計算多徑合併(I/Q)符號的平方，用於估計Eb。平方函數模塊取18比特的多徑合併(I/Q)符號(mpcu—out—data[17:0]及mpcu—out—data[35:18])中的13比特作為它的輸入(SQR—SYM_IN)。這些比特可以是12:0或13:1(這裡比特0是最低位)。對這些比特位的選擇由DSP通過寄存器eedu_sqr確定。這些比特作為一個無符號整型輸入，即表示正負的符號比特被丟棄。如果mpcu_out—data[17:0]或mpcu_out—data[35:18]的值比這些比特能表示的最大值大，它就是飽和的，需要把所有比特位都置滿再輸入到平方函數模塊。平方函數模塊輸出26比特的無符號整型，直接發送到累加器。(3)累加器ACCUM:ACCUM是一個累加器模塊，對平方函數模塊輸出SQR(SQR—OUT)進行累加，形成一個28比特的無符號整型(ACCUM一SUM)。累加操作總是保留最低比特位LSBs。如果累加值超越(228-1)，累加值的所有比特位置成1輸出。當收到來自EEDU一CTRL的命令時，累加器模塊ACCUM發送ACCmLSUM的28比特中的16比特作為輸出，送入eedu_ebval寄存器內的EBVAL，之後會被DSP取走。同時，它將ACCUNLSUM重新復位成0。累加器模塊ACCUM根據DSP在edu—accum寄存器的設置選擇輸出的16比特。如果輸出值高於16比特可以表示的最大值，16比特將全部置成1作為輸出。(4)解擾延時單元DESCR_DELAY:多徑合併單元MPCU按一個確定的遲延(相對主定時器MasterTimer)輸出比特。由於這一偏移，解擾延時單元DESCR_DELAY維護一個遲延線，以實現解擾。這條延遲線按照MPCU的遲延確定正確的解擾比特。主定時器MasterTimer通過對特徵隨機序列碼進行適當地採樣，產生解擾比特。可以從單個比特信號流mstr_deSCr_COd中交替地獲得I或Q分量的解擾比特。當來自主定時器模塊MSTR—TIM的mstr—new—frm信號變高電平時，比特流被抽樣並放到延遲線上。當收到來自信號比特能量估計和解擾裝置控制器EEDU—CTRL的控制信號時，來自該延遲線的解擾碼(mStr_deScr_COd)被抽樣。延遲線上比特抽樣位置由寄存器eedu一cfg確定。DSP固件將MPCU的延遲估計值寫入該寄存器中。此外，DESCR_DELAY模塊也對來自主定時器、指示一幀的開始的mstr_new_frm信號進行延時，並將延遲的mstr_new_frm(eedu—new_frm)信號發送到軟符號規整器和塊解交織器(SSS/BDI)，以確保同步。eedu—new—frm信號(在一幀的第一個(I/Q)符號周期變高)與解擾器比特流有相同的延時。為此可以使用類似的延遲線。(5)解擾器DESCR:解擾器模塊DESCR對最大比率組合的多徑合併符號進行解擾。它用來自遲延線的解擾比特mstr—descr—cod，對來自EEDU_CTRL模塊的輸入符號mpcu_out_data進行解擾，產生輸出符號eedu—out。解擾規則是如果mstr—descr—cod解擾比特=1，則eedu—out比特是對(mpcu—out—data比特)取反，否則，eedu—out比特是mpcu—out—data比特；DESCR按照收到的來自EEDU—CTRL控制器的命令DESCR—START執行上述操作。DESCR模塊和軟符號規整器SSS也有接口。DESCR在該接口的輸出是18比特的eeduj3Ut，後者包含對符號的多徑合併的解擾輸出。表l:終端基帶解調單元輸入輸出信號描述tableseeoriginaldocumentpage13表2:MPCU的輸入輸出信號描述tableseeoriginaldocumentpage14表3:SSS'的輸入輸'出信號描述tableseeoriginaldocumentpage15表4:BDI輸入輸出信號描述tableseeoriginaldocumentpage15表5TUD輸入輸出信號描述tableseeoriginaldocumentpage15表6:CRCD輸入輸出信號描述tableseeoriginaldocumentpage16表8:E腳的夕卜鄰輸入輸出信號描述接口模塊信號名稱(「邁n]表示最高比特位和最低比特位，n是最低比輸入/輸出描述有效電平(高/特位，m是最高比特位)低)時鐘產生rst輸入接收機基帶解調單元復位信號器ck—cxl6輸入16倍碼片速率時鐘(DSP核的本地時鐘)Clock—GenMPCU(多徑mpcu_data_rdy輸入多徑合併器(MPCU)送來的數據準備好指高合併器)示mpcu—out—data[35:0]輸入MPCU輸出的18比特I和18比特Q信號mpcu—out—idx[8:0l輸入MPCU輸出的(IZQ)符號的下標(從幀起始位置開始計算)eedu—rd—strobe輸出發給MPCU的讀請求咼主定時器mstr—descr—cod輸入來自長隨機碼發生器的解擾碼Mastermstrnewcod輸入來自主定時器產生的新碼生成信號尚Timermstr—new—sy邁輸入來自主定時器的新(1/Q)符號指示，當它變為高時，解擾器輸出比特被獲取，並產生一個讀請求。咼mstr一ne訴—frm輸入主定時器給出的新幀到達指示，指示一幀的頭一個(I/Q)符號出現。咼SSS(軟符eedu_out[17:0]輸出EEDU解擾後的輸出數據號規整器)eedu一new一frm輸出給SSS的新幀指示咼eedu—sy邁—arr輸出指示l個符號己經發到SSS咼DSPeb一data一out[15:0]輸出輸出給DSP的Eb數據eb—cal—dn輸出Eb計算完成可發送給DSP指示高mpcu—mstr_dly[6:0]輸入mastertimer所指示的當前(I/Q)符號寫入MPCU的RAM的地址位置，與MPCU從RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置之間的偏移量。同時也表示MPCU所引入的解調時間遲延。mpcu_pcg_sz[2:0]輸入DSP指示的幀長度(包含I/Q符號數目)eb_en輸入Eb估算器使能信號尚eb一sqr—rof輸入平方運算的捨入比特數eb—acc_rof輸入累加運算的捨入比特數eb_oflow輸出Eb計算溢出指示咼表8A:EEDU的內部信號信號名發送頓接收端字長度描述SYMS—CPTREEDU—CTRLMSTRTIM1解調器發出的(I/Q)符號獲取中斷請求SQR—SYM—INEEDU—CTRLSQR13平方函數模塊的無符號輸入DESCR—SYM—INEEDU—CTRLDESCR18解擾模塊的輸入SQR—OUTSQRACCUM26平方函數模塊的輸出SQR—STARTEEDU—CTRLSQR1啟動平方操作命令DESCR—STARTEEDU—CTRLDESCR1啟動解擾命令ACCUM—SUMACCUMACCUM28累加器的內部累加ACCUM—DUMPEEDU一CTRLACCUM1發送累加結果給DSP接口並復位累加器命令DESCR—BITDESCR—DELAYDESCR1提供給解擾器使用的解擾比特表8:EEDU的外部輸入輸出信號描述tableseeoriginaldocumentpage18需要理解到的是上述實施例雖然對本實用新型作了比較詳細的說明，但是這些說明，只是對本實用新型的簡單說明，而不是對本實用新型的限制，任何不超出本實權利要求1、一種用於TD-SCDMA及第三代移動通信終端的信號比特能量估算裝置，其特徵是EEDU控制器、平方函數模塊、累加器、解擾延時器及解擾器構成，解擾延時器信號輸入端和EEDU控制器的一信號輸入端接定時器的信號輸出端，EEDU控制器的另一信號輸入端接多徑合併器的信號輸出端，EEDU控制器的信號端接DSP指示器的信號端，EEDU控制器的信號輸出端分別接軟符號規整器的信號輸入端和平方函數模塊的信號輸入端，平方函數模塊的信號輸出端接累加器的信號輸入端，累加器的信號輸出端接DSP指示器的信號輸入端，解擾延時器信號輸出端分別接解擾器的信號輸入端和軟符號規整器的信號輸入端。專利摘要本實用新型提出一種技術領先的TD-SCDMA及第三代移動通信(3G，含cdma2000、UMTS、TD-SCDMA等)、第四代移動通信(4G)終端的信號比特能量估算和解擾裝置，用於完成對加擾的(I/Q)符號進行解擾，和完成對多徑合併信號的比特能量的估算。EEDU控制器、平方函數模塊、累加器、解擾延時器及解擾器構成，解擾延時器信號輸入端和EEDU控制器的一信號輸入端接定時器的信號輸出端，EEDU控制器的另一信號輸入端接多徑合併器的信號輸出端，EEDU控制器的信號端接DSP指示器的信號端，EEDU控制器的信號輸出端分別接軟符號規整器的信號輸入端和平方函數模塊的信號輸入端，平方函數模塊的信號輸出端接累加器的信號輸入端，累加器的信號輸出端接DSP指示器的信號輸入端，解擾延時器信號輸出端分別接解擾器的信號輸入端和軟符號規整器的信號輸入端。文檔編號H04L1/00GK201039407SQ20062014113公開日2008年3月19日申請日期2006年12月18日優先權日2006年12月18日發明者李亞紅,侃臧申請人:浙江華立通信集團有限公司