管道式串行接口快閃記憶體訪問裝置的製作方法
2023-06-10 13:53:46
專利名稱：管道式串行接口快閃記憶體訪問裝置的製作方法
技術領域：
本發明涉及嵌入式應用領域，具體涉及一種使得硬體系統高效靈活的實現對串行接口快閃記憶體(SPI Flash Memory)的訪問的管道式串行接口快閃記憶體訪問裝置。
背景技術：
在當前嵌入式系統存儲技術中，快閃記憶體(Flash Memory)在容量、成本等方面比EEROM有著很大的優勢。所以，當今嵌入式系統中，快閃記憶體經常被用於存儲系統關鍵代碼和數據。而採用串行接口 SPI (Serial Peripheral Interface，也稱為「串行外設接口 」)的串行接口快閃記憶體晶片，由於其具有封裝引腳少，晶片面積小，接口協議簡單，可靠性高等優點，在嵌入式應用得到了廣泛應用。 目前，嵌入式系統中對串行接口快閃記憶體進行讀、寫、擦除操作時，需要由CPU按SPI協議規範，通過對多個IO (輸入/輸出)空間的寄存器進行讀寫操作才能完成。由於串行接口快閃記憶體晶片是低速設備，容易造成CPU輪詢等待，過多佔用寶貴的CPU運行資源，影響了嵌入式系統的運行速度。與此同時，對串行接口快閃記憶體的操作必須在嵌入式處理器正常運行後才能進行。當系統初始化使用的BOOT程序或數據放在串行接口快閃記憶體中時，則首先要求使用編程器將程序或數據燒寫到串行接口快閃記憶體晶片內，之後將其按到系統主板的快閃記憶體晶片座內或直接焊接到主板上，之後才能運行。在系統調試和使用時，該方法需要對串行接口快閃記憶體晶片進行拔插或焊接，系統調試和更新比較麻煩，也容易造成硬體損傷。
發明內容
本發明解決了串行接口快閃記憶體在嵌入式系統內使用受限制、CPU訪問資源時佔用多的問題，實現了一種通過多種方式高效靈活訪問串行接口快閃記憶體的裝置，能夠在離線、帶外、帶內三種狀態下實現對串行接口快閃記憶體的讀、寫和更新；通過採用命令/數據緩衝，大大減少狀態輪詢引起的CPU等待，降低了 CPU資源佔用率。根據本發明，提供了一種管道式串行接口快閃記憶體訪問裝置。所述管道式串行接口快閃記憶體訪問裝置採用一個固定優先級的三級仲裁邏輯，按照優先級由高到低的依次，所述三級仲裁邏輯依次為外部主機通過通用異步接收/發送裝置的離線訪問、基板管理控制器的帶外訪問、以及主機的帶內訪問。優選地，所述管道式串行接口快閃記憶體訪問裝置採用自定義串行接口快閃記憶體管道訪問協議，而且由實現命令數據管道的管道硬體邏輯將自定義管道訪問協議轉換為標準SPI接口協議。優選地，所述管道式串行接口快閃記憶體訪問裝置為軟體提供了一個只有2個字節10地址的管道硬體邏輯訪問接口。優選地，管道硬體邏輯能夠從字節10接口接收訪問命令和數據，檢查命令的合法性和完整性，並生成滿足SPI接口協議的信號和時序，以實現對串行接口快閃記憶體的訪問。
優選地，管道硬體邏輯內設置有命令/數據發送緩衝和響應數據接收數據緩衝，並且管道式串行接口快閃記憶體訪問裝置通過記錄管道IO基址字節地址的命令數據IO寄存器對兩個緩衝進行訪問。 優選地，CPU或外部主機通過硬體管道訪問串行接口快閃記憶體時，將命令、地址和訪問數據量信息一次性寫入命令/數據發送緩衝；如果為讀訪問，在讀命令發完後，讀取管道狀態IO寄存器狀態，在管道串行接口快閃記憶體讀完成標誌有效時，按讀數據字節數直接從命令數據IO寄存器讀取。優選地，本發明的一種管道式串行接口快閃記憶體訪問裝置包括:通用異步接收/發送裝置、串口讀字節處理模塊、寫字節處理模塊、緩衝讀寫IO寄存器、緩衝讀寫IO寄存器、第一多路復用器、第二多路復用器、命令/數據緩衝、256讀響應數據接收緩衝、以及SPI協議轉換模塊；其中，通用異步接收/發送裝置連接至串口讀字節處理模塊和寫字節處理模塊，從而將外部主機離線狀態下通過通用異步接收/發送裝置對串行接口的串口操作轉換為對通道緩衝的操作；寫字節處理模塊的輸出端連接至第一多路復用器的第一輸入端；緩衝讀寫IO寄存器連接至基板管理控制器和主機，並連接至第一多路復用器的第二輸入端，以便提供主機帶內和帶外訪問通道緩衝；命令/數據緩衝連接至第一多路復用器的輸出端，並且連接至SPI協議轉換模塊的輸入端，從而緩衝所有對串行接口快閃記憶體的操作命令、地址以及寫數據；256讀響應數據接收緩衝連接至SPI協議轉換模塊的輸出端，而且連接至第二多路復用器的輸入端，用於緩衝最大256位元組的串行接口快閃記憶體讀出數據；第二多路復用器的第一輸出端連接至串口讀字節處理模塊，並且其第二輸出端連接至緩衝讀寫IO寄存器；SPI協議轉換模塊用於檢查命令和數據完整性，並將命令數據緩衝中的緩衝的SPI命令、地址及寫數據按標準SPI協議發送到串行接口快閃記憶體晶片；同時用於監測並接收串行接口快閃記憶體的響應並將響應數據按字節自動接收到256讀響應數據接收緩衝內；SPI協議轉換模塊的輸出端連接至緩衝讀寫IO寄存器的輸入端；緩衝讀寫IO寄存器用於存儲管道IO基址字節地址，緩衝讀寫IO寄存器的輸出端連接至基板管理控制器和主機。
結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中:圖1是本發明實施例的總體結構的示意圖；圖2是本發明實施例的通道命令包格式的示意圖；圖3是本發明實施例的通道硬體結構的示意圖；圖4是本發明實施例的軟體可見IO地址的示意圖；圖5是本發明實施例的串口命令處理流程的不意圖。需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
本發明提供了一種管道式串行接口快閃記憶體訪問裝置。所述管道式串行接口快閃記憶體訪問裝置通過實現特定的管道硬體邏輯，並按自定義的管道訪問協議來實現對串行接口快閃記憶體的管道方式訪問。所述管道式串行接口快閃記憶體訪問裝置通過提供一個只有2位元組I/O空間的訪問界面，就可實現串行接口快閃記憶體的讀、寫、擦除等各種操作(即，只佔用2位元組IO空間地址，就能完成對串行接口快閃記憶體的所有訪問)，並配合相應的仲裁機制，提供了離線、帶內以及帶外三種訪問方法，為硬體系統設計時從多個途徑訪問串行接口快閃記憶體提供很大的靈活性，並且能夠降低串行接口快閃記憶體的系統研發成本和調試周期。圖1是本發明實施例的總體結構的示意圖。如圖1所示，基於硬體系統實際需要，在本發明實施例中，管道式串行接口快閃記憶體訪問裝置採用一個固定優先級的三級仲裁邏輯，按照優先級由高到低的依次，所述三級仲裁邏輯依次為外部主機通過通用異步接收/發送裝置UART的離線訪問(人工跳線)、基板管理控制器(BMC)的帶外訪問、以及主機的帶內訪問。本發明實施例提供了一個具有固定優先級的硬體仲裁邏輯，使得該裝置在實際使用時更為靈活，能夠被多個主控設備訪問，並提供離線、帶內和帶外三種訪問方式。而且，本發明實施例的管道式串行接口快閃記憶體訪問裝置採用自定義串行接口快閃記憶體管道訪問協議。而且，由實現命令數據管道的管道硬體邏輯將自定義管道訪問協議轉換為標準SPI接口協議。由此，使得本裝置可以訪問各廠家、各類型的串行接口快閃記憶體晶片。而且，本發明實施例的管道式串行接口快閃記憶體訪問裝置為軟體提供了一個只有2個字節的IO地址的管道硬體邏輯訪問接口。基於緩衝的命令和數據讀寫操作，能夠比傳統方法大大降低CPU資源佔用率。管道式串行接口快閃記憶體訪問裝置的實現命令數據管道的管道硬體邏輯能夠從字節IO接口接收訪問命令和數據，檢查命令的合法性和完整性，並生成滿足SPI接口協議的信號和時序，實現對串行接口快閃記憶體的訪問。管道硬體邏輯內設置有命令/數據發送緩衝和響應數據接收數據緩衝，通過命令數據IO寄存器(管道IO基址字節地址)對兩個緩衝進行訪問。CPU或外部主機通過硬體管道訪問串行接口快閃記憶體時，只需將命令、地址和訪問數據量信息一次性寫入命令/數據發送緩衝即可，無需其它等待；如果為讀訪問，在讀命令發完後，只需讀取管道狀態IO寄存器(管道IO基址加I字節地址)狀態，在管道串行接口快閃記憶體讀完成標誌有效時(讀數據都已進入讀響應緩衝)，按讀數據字節數直接從命令數據IO寄存器讀取即可。下面將結合優選實施例來具體描述本發明。圖2是本發明實施例的通道命令包格式的示意圖。例如，長度編碼規則，分兩部分實現:A)讀寫長度的高4位(RLEN[7:4]或WLEN[7:4])為2的指數:O 3——保留，視為O;4——2~4，長度為 I6;5-2 5,長度為 32;6-2~6，長度為 64;7——2~7，長度為 128;8-2~8，長度為 256;
B)讀寫長度的低4位為其實際值。C)實際讀寫長度為上述兩端值之和(A+B)。D)寫數據包括三部分:SPI命令+[3位元組SPI地址]+ [寫數據]。圖3是本發明實施例的通道硬體結構的示意圖。參照圖3所示，本發明管道式串行接口快閃記憶體裝置的一種實施方式包括:通用異步接收/發送裝置(UART)、串口讀字節處理模塊1、寫字節處理模塊2、緩衝讀寫IO寄存器3、緩衝讀寫IO寄存器(addr disp 0x0) 4、第一多路復用器(MUX1) 5、第二多路復用器(MUX2) 6、命令/數據緩衝7、256讀響應數據接收緩衝8、以及SPI協議轉換模塊9。其中，通用異步接收/發送裝置連接至串口讀字節處理模塊I和寫字節處理模塊2，並且寫字節處理模塊2的輸出端連接至第一多路復用器(MUXl) 5的第一輸入端，從而將外部主機離線狀態下通過通用異步接收/發送裝置對串行接口的串口操作轉換為對通道緩衝的操作。緩衝讀寫IO寄存器3連接至基板管理控制器(BMC)和主機，並連接至第一多路復用器(MUXl) 5的第二輸入端，以便提供主機帶內和帶外訪問通道緩衝。命令/數據緩衝7連接至第一多路復用器(MUX1)5的輸出端，並且連接至SPI協議轉換模塊9的輸入端，從而緩衝所有對串行接口快閃記憶體的操作命令、地址以及寫數據；例如，命令/數據緩衝7最大支持對串行接口快閃記憶體的256位元組連續寫。256讀響應數據接收緩衝8連接至SPI協議轉換模塊9的輸出端，而且連接至第二多路復用器(MUX2) 6的輸入端，用於緩衝最大256位元組的串行接口快閃記憶體讀出數據。第二多路復用器(MUX2) 6的第一輸出端連接至串口讀字節處理模塊1，並且其第二輸出端連接至緩衝讀寫IO寄存器3。SPI協議轉換模塊9負責檢查命令和數據完整性，並將命令數據緩衝中的緩衝的SPI命令、地址及寫數據按標準SPI協議發送到串行接口快閃記憶體晶片；同時監測並接收串行接口快閃記憶體的響應並將響應數據按字節自動接收到256讀響應數據接收緩衝內。SPI協議轉換模塊9的輸出端連接至緩衝讀寫IO寄存器4的輸入端。緩衝讀寫IO寄存器4用於存儲管道IO基址字節地址，緩衝讀寫IO寄存器4的輸出端連接至基板管理控制器和主機。圖4是本發明實施例的軟體可見IO地址的示意圖。其中，主機和基板管理控制器有相互獨立的地址空間編址，基板管理控制器中的訪問機制為0χΧ000_000，基板管理控制器中的訪問機制為0χΥ000_0000，同時訪問相同寄存器時，基板管理控制器具有高優先級。圖5是本發明實施例的串口命令處理流程的示意圖。下面參考圖5來描述本發明的操作示例。參照圖5所示，本發明道式串行接口快閃記憶體裝置中，以外部主機通過UART離線訪問FLASH為例，步驟如下:步驟10，人工跳線選擇「UART離線訪問」模式。步驟11，外部主機向UART發送滿足管道訪問協議的命令/數據包。步驟12，串口字節寫模塊將收到串行數據進行完整性檢查，並轉換為以字節為單位，發往MUXl選擇模塊。步驟13，在「UART離線訪問」模式下，MUXl選擇將串口字節寫模塊的數據發送到命令/數據發送緩衝。步驟14，命令/數據發送緩衝將接收到的命令/數據字節寫入內部存儲器，並檢查命令/數據包是否完整；當檢查到命令/數據包完整時，將該命令/數據包逐字節發給SPI協議轉換模塊。步驟15，SPI協議轉換模塊在收到每個有效字節後，按SPI協議進行信號和時序轉換後，將數據逐位發送到SPI接口上。如果為讀類命令，在發送完成後，等待並接收SPI接口上的響應，將響應進行字節完整性檢查，並把合法字節發送給讀響應數據接收緩衝。非讀類命令，則流程到此結束。步驟16，讀響應數據接收緩衝接收並存儲讀響應字節數據，並檢查是否已收到所有讀響應數據。當檢查到讀響應接收完成時，開始將數據按字節發到MUX2選擇模塊。步驟17，在「UART離線訪問」模式下，MUX2選擇將讀響應數據接收緩衝的數據發送到串口字節讀模塊。步驟18，串口字節讀模塊接收到響應字節後，將數據轉換成串行數據，並逐位發送至串口。步驟19，串口將信號發回外部主機。此外，需要說明的是，除非特別指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種管道式串行接口快閃記憶體訪問裝置，其特徵在於，所述管道式串行接口快閃記憶體訪問裝置採用一個固定優先級的三級仲裁邏輯，按照優先級由高到低的依次，所述三級仲裁邏輯依次為外部主機通過通用異步接收/發送裝置的離線訪問、基板管理控制器的帶外訪問、以及主機的帶內訪問。
2.根據權利要求1所述的管道式串行接口快閃記憶體訪問裝置，其特徵在於，所述管道式串行接口快閃記憶體訪問裝置採用自定義串行接口快閃記憶體管道訪問協議，而且由實現命令數據管道的管道硬體邏輯將自定義管道訪問協議轉換為標準SPI接口協議。
3.根據權利要求1或2所述的管道式串行接口快閃記憶體訪問裝置，其特徵在於，所述管道式串行接口快閃記憶體訪問裝置為軟體提供了一個只有2個字節IO地址的管道硬體邏輯訪問接口。
4.根據權利要求1或2所述的管道式串行接口快閃記憶體訪問裝置，其特徵在於，管道硬體邏輯能夠從字節IO接 口接收訪問命令和數據，檢查命令的合法性和完整性，並生成滿足SPI接口協議的信號和時序，以實現對串行接口快閃記憶體的訪問。
5.根據權利要求1或2所述的管道式串行接口快閃記憶體訪問裝置，其特徵在於，管道硬體邏輯內設置有命令/數據發送緩衝和響應數據接收數據緩衝，並且管道式串行接口快閃記憶體訪問裝置通過記錄管道IO基址字節地址的命令數據IO寄存器對兩個緩衝進行訪問。
6.根據權利要求5所述的管道式串行接口快閃記憶體訪問裝置，其特徵在於，CPU或外部主機通過硬體管道訪問串行接口快閃記憶體時，將命令、地址和訪問數據量信息一次性寫入命令/數據發送緩衝；如果為讀訪問，在讀命令發完後，讀取管道狀態IO寄存器狀態，在管道串行接口快閃記憶體讀完成標誌有效時，按讀數據字節數直接從命令數據IO寄存器讀取。
7.一種管道式串行接口快閃記憶體訪問裝置，其特徵在於包括: 通用異步接收/發送裝置、串口讀字節處理模塊、寫字節處理模塊、緩衝讀寫IO寄存器、緩衝讀寫IO寄存器、第一多路復用器、第二多路復用器、命令/數據緩衝、256讀響應數據接收緩衝、以及SPI協議轉換模塊； 其中，通用異步接收/發送裝置連接至串口讀字節處理模塊和寫字節處理模塊，從而將外部主機離線狀態下通過通用異步接收/發送裝置對串行接口的串口操作轉換為對通道緩衝的操作； 寫字節處理模塊的輸出端連接至第一多路復用器的第一輸入端； 緩衝讀寫IO寄存器連接至基板管理控制器和主機，並連接至第一多路復用器的第二輸入端，以便提供主機帶內和帶外訪問通道緩衝； 命令/數據緩衝連接至第一多路復用器的輸出端，並且連接至SPI協議轉換模塊的輸入端，從而緩衝所有對串行接口快閃記憶體的操作命令、地址以及寫數據； 256讀響應數據接收緩衝連接至SPI協議轉換模塊的輸出端，而且連接至第二多路復用器的輸入端，用於緩衝最大256位元組的串行接口快閃記憶體讀出數據； 第二多路復用器的第一輸出端連接至串口讀字節處理模塊，並且其第二輸出端連接至緩衝讀寫IO寄存器； SPI協議轉換模塊用於檢查命令和數據完整性，並將命令數據緩衝中的緩衝的SPI命令、地址及寫數據按標準SPI協議發送到串行接口快閃記憶體晶片；同時用於監測並接收串行接口快閃記憶體的響應並將響應數據按字節自動接收到256讀響應數據接收緩衝內； SPI協議轉換模塊的輸出端連接至緩衝讀寫IO寄存器的輸入端；緩衝讀寫IO寄存器用於存儲管道IO基址字節地址，而且緩衝讀寫IO寄存器的輸出端連接至基板管理 控制器和主機。
全文摘要
本發明提供了一種管道式串行接口快閃記憶體訪問裝置。所述管道式串行接口快閃記憶體訪問裝置通過實現特定的管道硬體邏輯，並按自定義的管道訪問協議來實現對串行接口快閃記憶體的管道方式訪問。所述管道式串行接口快閃記憶體訪問裝置通過提供一個只有2位元組I/O空間的訪問界面，就可實現串行接口快閃記憶體的讀、寫、擦除等各種操作，並配合相應的仲裁機制，提供了離線、帶內以及帶外三種訪問方法，為硬體系統設計時從多個途徑訪問串行接口快閃記憶體提供很大的靈活性，並且能夠降低串行接口快閃記憶體的系統研發成本和調試周期。
文檔編號G06F12/06GK103150262SQ201310112919
公開日2013年6月12日 申請日期2013年4月2日 優先權日2013年4月2日
發明者吳志勇, 吳新軍, 丁琳, 盧姝穎, 韓嬌, 羅茂盛, 周達民 申請人:無錫江南計算技術研究所