在半導體襯底中形成的螺旋電感以及形成該電感的方法

2023-06-10 12:03:26 1

專利名稱：在半導體襯底中形成的螺旋電感以及形成該電感的方法
技術領域：
本發明一般涉及電感，並尤其涉及在半導體襯底中形成的螺旋電感。
背景技術：
當前在無線通信的變革和對更小的無線通信裝置的需求針對於無線電通信電子裝置的優化和小型化產生了重大成果。無源部件(例如電感、電容器和變壓器)，充當在這些裝置的操作的一個必要的角色並因而做出針對於減小這樣無源部件的尺寸和改進其性能和製造效率的努力。 分立的電感和電容器是被使用在交流電和射頻應用的電磁式部件，例如振蕩器，放大器和信號過濾器，以提供頻率相關的作用。具體來說，電感上的電壓是電感與通過電感的電流的時間導數的乘積的函數。 一個常規電感包括多匝線圈圍繞由鐵磁或絕緣材料構成的核心。雖然電感核心不是必需的，但一個鐵磁核心的使用例如增大電感值。電感也是線圈匝數和核心截面積的函數(具體來說，電感與匝數的平方成比例)。常規分立電感形成一個螺旋(也稱為螺線管形狀)或環形線圈。核心一般由包括多個磁疇的鋼、鈷或鎳(或鐵磁合金)形成。被提供給電感的電流在核心材料中感應出一個磁場，磁疇排列並增加在材料的磁導率，這增大了電感。 在半導體工業中的發展多年來針對於在減少的尺寸上製造更高性能的裝置。半導體電路設計和製造的一個挑戰是在半導體器件中集成高性能電容器和電感。理想地，使用在半導體製造技術中常規的方法和程序將這些部件形成於一個半導體襯底的相對小的表面上。但是，與有源裝置的特徵尺寸和線寬相比，電感和電容器比較大並且不容易集成在典型地在亞微米範圍有特徵尺寸的半導體器件中。 多數形成於半導體襯底表面的電感為螺旋形狀，其中螺旋平面與襯底表面是平行的。許多形成螺旋電感的已知技術，例如施加掩模、構圖並蝕刻在襯底表面上形成的導電性材料層。多個互連的螺旋電感也可能形成以提供所希望的電感特性和/或簡化製造處理。例如，見美國專利第6， 429， 504號描述一個多層螺旋電感和第5610433號公開從每層包括兩個或更多線圈的多個層形成一個有高Q因子高值電感。該線圈在多個的層中以串聯的形式互連。 Q(或品質因子)，一個電感品質的重要指標，被定義為電感的電抗與阻抗比。作為輸入信號的頻率，高Q電感(例如，具有低阻抗)呈現一個窄Q峰，在此該峰發生在電感諧振頻率。高Q電感在以窄帶寬工作的頻率相關電路中的使用尤其重要。例如，增加工作在一個振蕩器中的電感的Q值，則減少了該振蕩器的相位噪聲，並將振蕩器的頻率限制在一個更窄的頻寬。由於Q值是電感阻抗的倒數函數，減小阻抗則增加Q。使阻抗減到最小的已知技術是增加形成電感的導電性材料的截面面積。但是，這樣的導體可能在蝕刻、清洗和鈍化步驟中出現困難，並在半導體襯底上佔據寶貴的空間。同樣，當在電介質材料中，金屬導體之間形成間隙時出現困難，產生器件可靠性問題，因為間隙可能促進局部電介質擊穿並隨之導致螺旋電感的短路。 形成於半導體襯底的表面的一個螺旋電感的磁場垂直於襯底。該磁場在半導體襯底中引起渦流並且形成於襯底中的導電性互連結構連接有源的半導體區域。因為這些渦流是一種損耗機制，它們增加電感阻抗並因而降低電感的Q因子。為了避免這樣的損耗，在相對低的工作頻率，通過以有源器件模擬一個電感，可以達到感應作用。但有源器件有一個有限動態範圍，向工作的電路注入不必要的噪音，並且在更高的工作頻無法提供可接受的感應作用。
限制渦流損耗的一個已知的技術在電感下方平行於電感安置一個導電的屏蔽。該
導體縮短磁力線，減少在下方的半導體襯底材料中的渦流。通過使用深溝道技術以移除該
電感下方的矽的區域，也可以減小渦流。這個技術，可能用於在包括雙極型和CMOS電晶體(互補金屬氧化物矽場效應電晶體)的集成電路中形成隔離區域，從晶片的前表面或頂表面移除矽。增加電感和下方的矽之間的距離也降低渦流損耗。當這些技術被使用時，導致Q因子的少量改進。

發明內容
為了對半導體襯底上與有源器件連接的電感的製造提供更進一步的改進，被提供
用於形成這樣一個電感的結構和處理包括一個半導體襯底和該襯底上覆蓋的一個電介質層。構成電感的導線被形成於電介質層的一個上表面上。導線下方的半導體襯底的一個區域被移除。 —個半導體器件包括一個半導體襯底和該半導體襯底上覆蓋的電介質層。 一個連
續的導體被布置在該電介質層上。半導體襯底在連續導體下方的至少一部分區域中形成一個開口。


當結合下列附圖考慮下文描述內容時，當前發明可能更加容易地被了解並且優點和用途更加清楚，其中 圖1-14說明隨著依照本發明的多個處理步驟完成的一個半導體結構和電感。
依照通常習慣，多個所描述的裝置特性不是按照比例來描繪的，而描繪來強調關於本發明的特定特性。貫穿附圖和正文，參考標號表示類似元件。
具體實施例方式
如圖1所示，根據本發明用於形成一個電感的一個處理開始，圖1說明集成電路半導體襯底IO，常規地包括多個有源元件(沒被顯示)。依照本發明的一個實施例，為了調節電感，有源元件不被形成於區域12和14中。
4
電介質層40 ( —般具有3-5微米厚度)被形成於該矽襯底的一個上表面42，隨之形成窗口 44穿過電介質層40延伸到該襯底10的區域46和48。該窗口被以已知的光刻掩模，構圖和蝕刻處理形成。在隨後處理步驟中，一個導電性材料層被形成，上表面覆蓋了上表面45。在圖1說明的矽襯底區域中，一個電感被形成於導電性材料層中，並且連接元件(例如，鎢塞)被形成於窗口 44中，用於在該區域46和48中連接電感和有源元件。
如圖2所述，一個鈦層50被澱積在窗口 44中，並且在場效應區52上，S卩，電介質層40的一個上表面。在窗口 44的底表面53，鈦層50與有源區下敷設的矽起反應形成一個局部的矽化鈦區域。這個矽化物區域在有源區之間提供改善的導電性，並且互連的鎢塞稍後形成於窗口 44中。 接著氮化鈦(TiN)層58被澱積於窗口 44中，並且在場效應區52上。可知，氮化鈦可以從例如電介質層40這樣的氧基材料分層。鈦層50作為一個附著層以促進在氮化鈦層58和場效應區52、側壁56和底表面53下方的電介質材料之間的結合。TiN層58作為下面敷設的鈦層和用於下述鎢澱積步驟中的氟基氣體之間的隔離層，因為氟基氣體與鈦容易發生反應。 如圖3所示，通過化學氣相澱積處理引入六氟化鎢(WF6)和矽烷(SiH4)，鎢層60被形成於窗口 44和場效應區52中。矽襯底10接著經歷一個化學_機械拋光步驟，形成鎢塞62。見圖4。 如圖5所示，鋁疊層66從底部到頂部包括，鈦層67、氮化鈦層68、鋁層69和抗反射覆蓋層70，被澱積在場效應區52上。鋁疊層66的鈦層67和氮化鈦層68，跟上述鈦和氮化鈦層50和58 —樣為相同的目的服務。 使用常規掩模、構圖和蝕刻步驟，鋁疊層66的某些區域被移除，以在襯底10的一個區域上形成所希望導體形狀，用於電感71，包括如圖6所示的多根鋁導線66A。
在圖6上沒被顯示的襯底10的其他區域中，導電性互連結構通過施加掩模、構圖和蝕刻步驟被形成於鋁疊層66中，並且下面敷設的與有源區接觸的導電性鎢塞被形成於襯底10中。互連結構被稱為金屬I層或第一金屬化層，連接到下面敷設的鎢塞。熟練的技術人員可知，附加的互連結構、導電通孔和金屬化合物電介質層被形成覆蓋在鋁疊層66上，以形成一個用於集成電路的完全互連繫統。因而電感71的形成方便地集成在用於形成裝置互連的處理中，因為電感可以隨著該互連結構的形成而形成。 如圖7可見的平面圖所示(圖6沿著圖7的線6-6的橫截面視圖)，在這個實施例中的導線66A是線性的並且被以大約90度角橫斷，形成一個線性螺旋形狀的電感71。電感71的接線端76也許通過鎢塞62被連接到在區域46和48中，下面敷設的有源器件。
—個彎曲的螺旋電感80如圖8所示，可能也通過適當掩模、構圖和蝕刻鋁疊層66的材料區域而形成。具有所希望得到的電感值的M電感可能通過選擇形成電感71的導體大小和幾何形狀的適當的選擇而形成。 在圖6說明的本發明的實施例中，電感71被形成於金屬1層或第一金屬化層中。在以下說明的其他實施例中，電感被形成於上層的金屬化層中。 依照本發明，電感71下面敷設的襯底10的區域12和14(指晶片的後側方)在電感71的形成以後被移除，形成空隙82。由此得出的結構被在截面視圖9和平面視圖10中示出。材料蝕刻處理或雷射顯微機械加工是可以用於移除區域12和14的已知技術，該區域一般具有大約300-500微米的厚度。雖然在圖10中的空隙82有長方形形狀，但這不過是一個範例。 一個圓螺旋電感的空隙，例如，一般是圓形的。在一個實施例中，空隙82被以一種非導電性電介質或封裝材料填充，例如環氧樹脂或聚醯亞胺。在一個實施例中在電感71的形成之前，空隙82被形成於襯底10中，雖然這樣技術也許更加困難，因為也許有必要用電介質材料填充空隙，例如二氧化矽，以允許隨後的覆蓋層的形成。 如以上所討論的，在電感71之下的半導體和導電性材料的缺乏降低了電感感應的渦流並提高了電感的Q因子。 圖11描述一個電感89的實施例，為擴大接線端76，在同一個金屬化層，例如導線66A中包括一個導電元件90。在這個實施例中，該空隙82比圖9的實施例中的大，因此與圖9的電感71相比，電感89的Q因子增加了。 圖12是圖11中電感89的平面視圖，採用圖11的橫截面視圖和圖12的面11_11。
圖13是電感92的一個橫截面視圖，其中兩個接線端76與電感71間隔開以允許形成一個與出現在之前描述的實施例中的空隙相比，更大的空隙82。為了形成這個實施例，一個金屬化合電介質層94被澱積在導線66A上，並且該金屬化合電介質層94上覆蓋的第二金屬化層包括一個形成於此的導電元件98。鎢塞100連接接線端76和導電元件98。鎢塞102連接在襯底10中的導線98和一個有源區。隨著兩個接線端76連接到電感92的範圍外的一個有源區，空隙82可以基本上包圍電感92以下的整個區域。
熟練的技術人員可知，集成電路一般包括被形成於半導體襯底中的多個金屬化層用於互連設備的有源區。所提到的這些層一般以一個數字標誌前面加一個字母"M"來表示，例如金屬化層一 (Ml)。在本發明的一個實施例中，一個電感被形成於較高的金屬化層中(即，在M1之上)，與向上地和/或向下地延伸用於連接電感接線端和裝置有源區或其他導電結構的鎢塞。 —般， 一個第五金屬化層(M5)距離該半導體襯底10約5微米。因此形成在其中的電感距離該襯底10約5微米。觀察發現(根據本發明的教導)以該電感和該襯底之間5微米的間隔對下面敷設的襯底材料的移除改善了電感的Q。觀察發現，上述已知的損耗襯底的作用由等於電感最小直徑的一個電感-襯底間隔距離所決定。代表性的電感直徑可以在50-100微米的範圍內。因而本發明的教導可能方便地被使用於形成於任何金屬化層中的電感上，因為所有金屬化層都在半導體襯底的100微米中。 圖14是說明本發明應該實施例的橫截面視圖，其中應該電感120被形成於集成電路裝置的第三金屬化層或M3中。圖14不說明以上實施例中顯示的某些輔助層(例如，鈦和氮化鈦)。 一個半導體襯底122包括多個依照先有技術形成的有源器件(未顯示)。導電通孔124被形成於電介質層126中。第一金屬化層(Ml)包括形成於一個金屬化合電介質層132中用於連接導電通孔124和上面覆蓋的導電通孔130的導電結構128。技術上已知，導電結構也從圖14的交叉位置的平面向內和向外延伸。 第二金屬化層(M2)包括覆蓋的導電通孔130並連接到形成於一個金屬化合電介質層144中的導電通孔142的導電結構140。第三金屬化層包括電感120和的一個導電結構146，它們同時由在該金屬化合電介質層144上形成的導電層上執行的已知的掩模、構圖和蝕刻步驟所形成。附加的金屬化層和金屬化合電介質層(在圖14中未顯示)可以形成於所示的結構上。
在該金屬化合電介質層144形成之前，空隙被使用常規的施加掩模、構圖和蝕刻步驟形成於區域150中，在該電感120下方。在金屬化合電介質層144的形成之前，空隙被以二氧化矽(電介質材料)或其他相對低損耗材料填充。根據以上教導，在其它實施例中(圖14中未顯示)襯底122在電感120之下的區域也被移除。在上述的實施例中，在電感120之下的半導體和金屬化層的除去減少渦流損耗並改進電感Q因子。
所描述的一種結構和處理對於在一個半導體襯底上形成電感是有用的。雖然本發明的具體應用已經說明，在此被公開的主要內容提供用於以多種方式以及在多種電路結構中實施本發明的基礎。在本發明的範圍內可能做出多種變更。本發明僅僅由以下的權利要求所限制。
權利要求
一種半導體器件，包括其中形成有有源區的半導體襯底；覆蓋在半導體襯底上的電介質層；形成於該電介質層中在該電介質層的上表面和一個有源區之間延伸的導電通孔；導線，其包括一個形成於該上表面上的電感以及還包括第一和第二端子，其中，第一和第二端子中的每一端子與一個導電通孔電連接；以及其中，該半導體襯底包括至少一部分導線下方的開口。
2 . 根據權利要求1所述的半導體器件，其中，被布置在所述開口中的材料是從電介質 材料和結合材料中選擇的。
3. 根據權利要求1所述的半導體器件，其中，所述半導體襯底還包括上表面和下表 面，以及其中，所述開口在至少一部分導線下方從所述上表面延伸到所述下表面。
全文摘要
形成於半導體襯底上的電感，包括有源區器件區。該電感包括形成於該半導體襯底上覆蓋的電介質層上的導線。該導線被構圖並被蝕刻成所希望的形狀，在一個實施例中為一個平面螺旋。在該電感下的襯底的一個區域被移除以降低電感的Q因子。
文檔編號H01L27/04GK101794775SQ20101011582
公開日2010年8月4日 申請日期2004年8月4日 優先權日2003年8月22日
發明者史蒂芬·W·唐尼, 愛德華·B·哈裡斯 申請人:艾格瑞系統有限公司