一種高速極窄脈衝數字合成裝置製造方法

2023-06-10 22:11:16 3

一種高速極窄脈衝數字合成裝置製造方法
【專利摘要】本發明公開了一種高速極窄脈衝數字合成裝置，數字脈衝信號通過高速極窄脈衝數字合成裝置後，產生出脈寬小於200ps的可控極窄脈衝信號。可控極窄脈衝信號寬度取決於下降沿與上升沿信號之間的相對延遲，因此通過控制可編程延遲線就實現了脈寬可調的極窄脈衝合成。這樣整個裝置進一步提高了最小脈寬的數字合成能力，同時具有脈寬可控能力的模塊化性能。
【專利說明】一種高速極窄脈衝數字合成裝置
【技術領域】
[0001]本發明屬於高速脈衝產生【技術領域】，更為具體地講，涉及一種高速極窄脈衝數字合成裝置。
【背景技術】
[0002]極窄脈衝信號是各種電子設備衝激響應測試的關鍵因素，是高精度定時技術、時域反射技術與時域傳輸技術的基礎。對於各種射頻器/部件與設備、數字設備與系統的測試與研製至關重要，在航空航天、雷達、通信、集成電路、半導體特性測試等各個相關電子行業都有著廣泛的應用。同時，高速脈衝信號發生器、高速數據/碼型發生器、時域反射計、線纜測試儀等通用測試儀器中，極窄脈衝合成裝置都是關鍵部件。
[0003]隨著射頻電子、微波技術的飛速發展，寬帶通信、脈衝雷達等新興技術及新型半導體材料的不斷湧現，使得各種高速高性能的探測設備的應用也越來越廣泛。高速極窄脈衝、快沿脈衝、深度可編程脈衝等技術已經逐步成為高速高性能電子系統發展的關鍵技術中的重要內容。其中數位化極窄脈衝的合成技術，由於利於集成和可標準化、模塊化的優點，其設計需求更加廣泛。
[0004]由於半導體、集成電路、數字電路測試，以及通信、雷達、探測等領域中對中小功率的通用型脈衝信號的需求不斷凸現高速化，對脈衝寬度的要求不斷提高，並且標準化、模塊化、易集成的需求也變得更加普遍。但是，脈衝產生的傳統方法是通過振蕩電路或者頻率合成與整形相結合來實現，其產生脈衝寬度受限於信號頻率，特別是對於現代脈寬小於Ins的超高速射頻應用。而且，傳統方法還存在脈寬可控能力低、脈寬精度低等缺陷，電路相對複雜，難以標準化。因此，傳統方法限制了脈衝寬度的進一步極窄化，難以保證脈寬精度、實現脈寬可調，且硬體電路複雜難以標準化、模塊化。高速脈衝的數位化合成與控制具有脈寬精度高、控制方便、電路簡單等優點，在高速電子設備、器件的測試中應用廣泛。但是，由於受器件傳輸延遲和傳輸線性能的限制目前還缺乏最小脈寬小於Ins且具有脈寬可控能力的模塊化的極窄脈衝合成裝置。

【發明內容】

[0005]本發明的目的在於克服現有技術的不足，提供一種高速極窄脈衝數字合成裝置，進一步提高了最小脈寬的數字合成能力，同時具有脈寬可控能力的模塊化性能。
[0006]為實現上述發明目的，本發明高速極窄脈衝數字合成裝置，其特徵在於，包括扇出電路，脈寬控制電路，第一脈寬銳化電路，第二脈寬銳化電路，脈衝波形合成電路；
[0007]扇出電路包括信號扇出器；
[0008]脈寬控制電路包括可編程延遲線；
[0009]第一脈寬銳化電路包括第一 D觸發器和第一傳輸門；
[0010]第二脈寬銳化電路包括第二 D觸發器和第二傳輸門；
[0011 ] 脈衝波形合成電路包括第三D觸發器；[0012]信號扇出器將輸入的數字脈衝信號Sin扇出為上升沿信號&和下降沿信號St兩路初始同步的信號，上升沿信號&分別送入第一脈寬銳化電路中的第一傳輸門和第一 D觸發器的CLK端,第一傳輸門的輸出信號S1/送入第一 D觸發器的CLR端,下降沿信號St直接送入可編程延遲線，可編程延遲線的輸出信號ST_D分別送入第二脈寬銳化電路中的第二傳輸門和第二 D觸發器的CLK端,第二傳輸門的輸出信號ST_D』送入第二 D觸發器的CLR端,第一 D觸發器Q端的輸出信號S』 ^送入第三D觸發器的CLK端,第二 D觸發器Q端的輸出信號S』 T_D送入第三D觸發器的CLR端，再通過第三D觸發器Q端輸出可控極窄脈衝信號Squt ；
[0013]第一 D觸發器、第二 D觸發器、第三D觸發器的D端均為高電平VCC。
[0014]其中，可編程延遲線為數控可編程延遲線或模擬電平控制延遲線；數控可編程延遲線直接通過外圍電路提供延遲線控制數據，模擬電平控制延遲線先將外圍電路提供的延遲線控制數據通過數模轉換電路轉換後再提供延遲線控制數據。脈寬控制電路控制脈衝波形合成電路輸出的可控極窄脈衝信號Sott的寬度。脈寬銳化電路銳化後的脈衝寬度小於脈衝波形合成電路輸出的可控極窄脈衝信號Sot寬度。
[0015]本發明的發明目的是這樣實現的:
[0016]本發明高速極窄脈衝數字合成裝置，數字脈衝信號通過高速極窄脈衝數字合成裝置後，產生出脈寬小於200ps的可控極窄脈衝信號。可控極窄脈衝信號寬度取決於下降沿與上升沿信號之間的相對延遲，因此通過控制可編程延遲線就實現了脈寬可調的極窄脈衝合成。
[0017]同時，本發明高速極窄脈衝數字合成裝置還具有以下有益效果:
[0018](I)、通過高速極窄脈衝數字合成裝置產生的脈衝信號，具有脈寬小且精度高、脈寬可控能力強等優點，並且整個裝置電路簡單能夠廣泛應用於高速電子設備和器件中。
[0019](2)、高速極窄脈衝數字合成裝置與傳統的振蕩電路或頻率合成與整形相結合相t匕，產生脈衝寬度不在受限於脈衝頻率，脈衝頻率可以超過2GHz。
【專利附圖】

【附圖說明】
[0020]圖1是本發明高速極窄脈衝數字合成裝置電路圖；
[0021]圖2是本發明高速極窄脈衝數字合成裝置的一種具體實施方案原理框圖；
[0022]圖3是圖1中SIN、SL, St、St_d、ST_D』、Sl'、S』 L, S』 T_D和輸出信號Squt的數位訊號時序波形圖。
【具體實施方式】
[0023]下面結合附圖對本發明的【具體實施方式】進行描述，以便本領域的技術人員更好地理解本發明。需要特別提醒注意的是，在以下的描述中，當已知功能和設計的詳細描述也許會淡化本發明的主要內容時，這些描述在這裡將被忽略。
[0024]實施例
[0025]圖1是本發明高速極窄脈衝數字合成裝置電路圖。
[0026]在本實施例中，如圖1所示，高速極窄脈衝數字合成裝置包括扇出電路1，脈寬控制電路2，第一脈寬銳化電路3，第二脈寬銳化電路4，脈衝波形合成電路5 ;扇出電路I包括信號扇出器Ul ;脈寬控制電路2包括可編程延遲線U2 ;第一脈寬銳化電路3包括第一 D觸發器U4和第一傳輸門U3 ;第二脈寬銳化電路4包括第二 D觸發器U6和第二傳輸門U5 ;脈衝波形合成電路5包括第三D觸發器U7 ；
[0027]信號扇出器Ul將輸入的數字脈衝信號Sin扇出為上升沿信號&和下降沿信號St兩路初始同步的信號，上升沿信號&分別送入第一脈寬銳化電路3中的第一傳輸門U3和第一 D觸發器U4的CLK端,第一傳輸門U3的輸出信號S1/送入第一 D觸發器U4的CLR端,下降沿信號St直接送入可編程延遲線U2，可編程延遲線U2的輸出信號ST_D分別送入第二脈寬銳化電路4中的第二傳輸門U5和第二 D觸發器U6的CLK端，第二傳輸門U5的輸出信號ST_D』送入第二 D觸發器U6的CLR端，第一 D觸發器U4Q端的輸出信號S』 L送入第三D觸發器U7的CLK端，第二 D觸發器U6Q端的輸出信號S』 T_D送入第三D觸發器U7的CLR端，再通過第三D觸發器U7Q端輸出可控極窄脈衝信號Squt ；
[0028]第一 D觸發器U4、第二 D觸發器U6、第三D觸發器U7的D端均為高電平VCC。該脈衝頻率可超過2GHz，最小脈寬小於200ps。
[0029]圖2是本發明高速極窄脈衝數字合成裝置的一種具體實施方案原理框圖。
[0030]在本實施例中，如圖2所述，高速極窄脈衝數字合成裝置對數字脈衝進行脈衝寬度的極窄化和控制，與外圍數字脈衝產生裝置6、控制總線、8外部控制系統9構成脈衝發生器或碼型發生器的主體部分。其中，扇出電路I對輸入數字脈衝信號Sin扇出為兩路初始同步的信號:上升沿信號&、下降沿信號ST，上升沿信號&送入脈寬銳化電路3，下降沿信號St送入脈寬控制電路2後再送入脈寬銳化電路4。脈寬控制電路2採用可編程延遲線通過增加下降沿信號St延遲量TD，來控制合成脈衝的寬度。脈寬銳化電路3、4則均由D觸發器和一個傳輸門來構成，利用傳輸門具有的較短傳輸時間(Tpd2)的特性，使得D觸發器的時鐘端信號與清零端信號到達D觸發器的時間間隔極短(等於傳輸門延遲TPD2)，實現沿信號脈衝的脈寬銳化。以上升沿信號的脈寬銳化過程為例:當送入D觸發器CLK端信號由出現上升沿時，由於D觸發器D端固定為高，因此D觸發器經過傳輸延遲Tpd3後輸出由低變為高(即完成上升沿)；當送入D觸發器CLR的信號為高時，D觸發器輸出被清零，輸出端經過清零延遲Τα?後由高變為低(及完成下降沿);由此一個完成的正脈衝就通過CLK端送入的和CLR端送入的SJ合成輸出了一個寬度基本等於傳輸門延遲的超窄脈衝。下降沿信號的脈寬銳化過程相同。經過銳化後的數字脈衝3\和S』T_D被送入脈衝波形合成電路5中，分別作為D觸發器的CLK與CLR端輸入。D觸發器D端固定為高，當CLK端輸入信號S』 L的超窄脈衝的上升沿到來，D觸發器輸出經過傳輸延遲Tpd3後輸出為高(完成上升沿傳遞)，當CLR端輸入信號S』 T_D的超窄脈衝的高電平出現時，D觸發器經過清零延遲Tasil後D觸發器輸出由高變低(完成下降沿傳遞)，以此重複實現脈衝的連續輸出SOTT。在本實施例中，脈寬銳化電路要求銳化後的脈衝寬度應小於合成輸出的最小脈衝寬度(包括正/負脈衝寬度)，才能保證合成脈衝寬度能夠具有最小脈寬要求，同時輸出的最大正脈衝寬度能夠達到信號周期與最小脈寬的差值。
[0031]在本實施例中，數字脈衝產生裝置6、D/A電路7、控制總線8和外部控制系統9為轉換裝置外部電路。數字脈衝產生裝置6，可以是可編程數字脈衝產生模塊電路，也可以時鐘模塊或者數據發生器(RZ/R1輸出)。主要為本裝置提供初步合成的數字脈衝信號。控制總線8為轉換裝置中的脈寬控制電路2提供延遲線控制數據，或者為D/A電路7提供控制數據，實現合成脈寬的控制。D/A電路7為模擬電平控制的延遲電路提供控制電平，從而實現合成脈寬的精密控制。
[0032]高速極窄脈衝數字合成裝置對於通過在本裝置的上升沿信號路徑中加入相同的脈寬控制電路進行補償等局部擴展的電路結構同樣有效，擴展後合成脈寬可以不受延遲線最小延遲的限制，從而進一步減小脈寬。
[0033]高速極窄脈衝數字合成裝置對於差分信號和單端信號均有效，當輸入信號為差分(或單端)信號時，只要選擇相應觸發器、延遲電路、組合運算電路為對應的差分(或單端)輸入輸出型，就能保證同樣窄脈衝合成能力。另外，傳輸門不限定具體類型。
[0034]高速極窄脈衝數字合成裝置對於不同邏輯電平如ECL、TTL、CMOS、CML等均有效，只要選擇具有對應電平標準的觸發器、延遲線和組合運算電路就能保證具有同樣的窄脈衝合成能力。
[0035]圖3是圖1中SIN、SL, St、St_d、ST_D』、Sl'、S』 L, S』 T_D和輸出信號Squt的數位訊號時序波形圖。
[0036]如圖3所示，Sin為待調整的數字脈衝信號，Sl為扇出得到的上升沿信號，Sl'是&經過第一傳輸門延遲後的上升沿清零信號，S』 L為脈寬銳化後的上升沿信號，St為扇出後的下降沿信號，ST_D是St經過脈寬控制電路得到的延遲控制後的下降沿信號，ST_D經過第二傳輸門後得到下降沿清零ST_D』信號，S』 T_D為延遲後再脈寬銳化得到的下降沿信號，Stot為合成的可控極窄脈衝信號。其中，Tpdi為扇出電路的傳輸延遲，Tpd2為傳輸門的傳輸延遲，Tpd3為D觸發器的時鐘輸入到數據輸出的傳輸延遲，Td為可編程延遲線產生的可控信號延遲，Tcled為觸發器清零信號到輸出信號清零之間的延遲，PWl為銳化後的脈衝寬度，PW2為合成的極窄脈衝寬度。
[0037]儘管上面對本發明說明性的【具體實施方式】進行了描述，以便於本【技術領域】的技術人員理解本發明，但應該清楚，本發明不限於【具體實施方式】的範圍，對本【技術領域】的普通技術人員來講，只要各種變化在所附的權利要求限定和確定的本發明的精神和範圍內，這些變化是顯而易見的，一切利用本發明構思的發明創造均在保護之列。
【權利要求】
1.一種高速極窄脈衝數字合成裝置，其特徵在於，包括扇出電路(1)，脈寬控制電路(2)，第一脈寬銳化電路(3)，第二脈寬銳化電路(4)，脈衝波形合成電路(5)； 扇出電路(I)包括信號扇出器(Ul)； 脈寬控制電路(2)包括可編程延遲線(U2)； 第一脈寬銳化電路(3)包括第一 D觸發器(U4)和第一傳輸門(U3); 第二脈寬銳化電路(4)包括第二 D觸發器(U6)和第二傳輸門(U5); 脈衝波形合成電路(5)包括第三D觸發器(U7)； 信號扇出器(Ul)將輸入的數字脈衝信號Sin扇出為上升沿信號&和下降沿信號St兩路初始同步的信號，上升沿信號&分別送入第一脈寬銳化路(3)中的第一傳輸門(U3)和第一 D觸發器(U4)的CLK端,第一傳輸門(U3)的輸出信號S1/送入第一 D觸發器(U4)的CLR端，下降沿信號St直接送入可編程延遲線(U2)，可編程延遲線(U2)的輸出信號ST_D分別送入第二脈寬銳化電路(4)中的第二傳輸門(U5)和第二 D觸發器(U6)的CLK端，第二傳輸門(U5)的輸出信號ST_D』送入第二 D觸發器(U6)的CLR端,第一 D觸發器(U4) Q端的輸出信號S』 L送入第三D觸發器(U7)的CLK端，第二 D觸發器(U6)Q端的輸出信號S』 T_D送入第三D觸發器(U7)的CLR端，再通過第三D觸發器(U7) Q端輸出可控極窄脈衝信號Squt ； 第一 D觸發器(U4)、第二 D觸發器(U6)、第三D觸發器(U7)的D端均為高電平VCC。
2.根據權利要求1所述的高速極窄脈衝數字合成裝置，其特徵在於，所述的可編程延遲線(U2)為數控可編程延遲線和模擬電平控制延遲線；數控可編程延遲線直接通過外圍電路提供延遲線控制數據，模擬電平控制延遲線先將外圍電路提供的延遲線控制數據通過數模轉換電路轉換後再提供延遲線控制數據。
3.根據權利要求1所述的高速極窄脈衝數字合成裝置，其特徵在於，所述的脈寬控制電路控制脈衝波形合成電路輸出的可控極窄脈衝信號Stm的寬度。
4.根據權利要求1所述的高速極窄脈衝數字合成裝置，其特徵在於，所述的脈寬銳化電路銳化後的脈衝寬度小於脈衝波形合成電路輸出的可控極窄脈衝信號Stot寬度。
【文檔編號】H03K5/13GK103490749SQ201310441566
【公開日】2014年1月1日 申請日期:2013年9月25日 優先權日:2013年9月25日
【發明者】付在明, 周文建, 戴志堅, 馬德坤, 黃建國, 田書林 申請人:電子科技大學