低柵極阻抗的溝槽式功率半導體結構及其製造方法
2023-06-10 22:47:21 2
專利名稱：低柵極阻抗的溝槽式功率半導體結構及其製造方法
技術領域：
本發明涉及一種溝槽式功率半導體結構及其製作方法，特別是關於一種低柵極阻抗的溝槽式半導體結構及其製作方法。
背景技術：
當溝槽式功率半導體結構為了增加元件密度而縮小溝槽寬度或縮短溝槽深度時， 於溝槽內的柵極多晶矽結構因截面積變小而阻值變大，使得柵極阻抗變大而影響到功率半導體元件的開關速度，進而造成切換損失(switching loss)增加。圖IA與圖IB為一典型溝槽式功率半導體的柵極結構的製作流程。如圖IA所示，首先，於一矽基材110上製作柵極溝槽130。隨後，沿著柵極溝槽130的內側表面形成一柵極氧化層140。接下來，如圖IB所示，沉積多晶矽材料於矽基材110的表面，並以回蝕 (etching back)的方式去除多餘的多晶矽材料，以形成一柵極多晶矽結構150於此柵極溝槽130內。此柵極多晶矽結構150的上緣位於柵極溝槽130內，並與矽基材的上表面保持一定的距離。隨後，形成一介電結構160於柵極多晶矽結構150上方，以隔離柵極多晶矽結構150與後續製作的源極金屬層(圖未示)。此製作方法所形成的柵極多晶矽結構150的截面積大小受限於柵極溝槽130的寬度與深度，而會導致柵極阻抗過大，影響功率半導體元件的開關速度。為了解決此問題，一典型的製作方法是讓位於溝槽內的柵極多晶矽結構150突出於矽基材的表面，以提升其截面積大小。圖2A至圖2D顯示一典型低柵極阻抗的溝槽式功率半導體的柵極結構的製作流程。此製作流程利用硬質罩幕層(hard mask) 2 取代傳統的光阻層(photoresist layer) 來定義柵極溝槽。由於硬質罩幕層224的厚度遠小於光阻層的厚度(約0. 5 1微米)，因此，利用硬質罩幕層2M來定義柵極溝槽，可避免蝕刻圖形的高寬比(aspect ratio)過大而導致蝕刻難度增加的問題。如圖2A所示，首先，在矽基材210上形成一硬質罩幕層224。此硬質罩幕層2 可以是一氧化矽層或是一氮化矽層。在硬質罩幕層224中具有開口 226以定義柵極溝槽。這些開口 2 可利用光阻層(圖未示)加以定義，並以選擇性蝕刻的方式形成。接下來，如圖2B所示，以蝕刻方式形成柵極溝槽230於矽基材210中。圖中的虛線即顯示蝕刻步驟前，形成於矽基材210上的硬質罩幕層224。一般而言，此蝕刻步驟所採用的是非等向性蝕刻技術。受限於非等向姓蝕刻技術的蝕刻選擇性，部分的硬質罩幕層材料也會在此蝕刻步驟中被去除。其次，雖然所採取的是非等向性蝕刻技術，仍然難以避免側向蝕刻的產生。因此，經過此蝕刻步驟後，不僅硬質罩幕層224的厚度會減少，開口 2 的寬度也會因為側向蝕刻的存在而擴大。然後，沿著柵極溝槽230的內側表面形成一柵極氧化層對0。隨後，如第2C圖所示，填入多晶矽材料於柵極溝槽230與硬質罩幕層224的開口 2 中，並以回蝕(etching back)的方式去除多餘的多晶矽材料，以形成一柵極多晶矽結構250。此柵極多晶矽結構250的上緣突出矽基材210的上表面。然後，如圖2D所示，去
4除覆蓋於矽基材上表面的硬質罩幕層224，使矽基材210裸露於外，以便進行後續的離子植入製程。如前述，經過圖2B的蝕刻步驟後，硬質罩幕層224的開口 2 寬度明顯大於柵極溝槽230的開口。因此，突出於矽基材的柵極多晶矽結構250的寬度大於位於柵極溝槽 230內的柵極多晶矽結構250的寬度，而在矽基材210的上表面產生遮蔽效果(shadowing effect)，影響後續的離子植入製程。基於此，如何提高柵極多晶矽結構的截面積，同時避免柵極多晶矽結構突出矽基材所產生的遮蔽效果影響後續製程，為本技術領域亟待解決的課題。
發明內容
本發明的主要目的是提供一種低柵極阻抗的溝槽式功率半導體結構及其製造方法，所形成的柵極多晶矽結構突出於矽基材表面，但不會對於周圍的矽基材產生遮蔽效果。為達到上述目的，本發明提供一種低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，包括下列步驟(a)提供一矽基材；(b)形成一圖案層於矽基材的一上表面，此圖案層具有一開口以定義一柵極溝槽；(C)通過圖案層蝕刻矽基材以形成柵極溝槽; (d)形成一柵極介電層至少覆蓋柵極溝槽的內側表面；(e)形成一第一多晶矽結構於柵極溝槽內；(f)沿著圖案層的開口的側壁形成一間隔層結構(spacer) ； (g)形成一第二多晶矽結構於間隔層結構所定義出的空間內，此第二多晶矽結構覆蓋於第一多晶矽結構上；以及 (h)去除間隔層結構與圖案層。本發明並提供一種低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，包括下列步驟(a)提供一矽基材；(b)形成一柵極溝槽於矽基材內；(c)形成一柵極介電層至少覆蓋柵極溝槽的內側表面；(d)形成一多晶矽結構於柵極溝槽內；(e)形成一保護層結構於柵極溝槽內，並且覆蓋多晶矽結構的裸露表面；(e)利用溼氧化的方式，於矽基材的上表面成長一氧化層延伸至保護層結構下方的多晶矽結構；以及(f)去除裸露於外的氧化層。依據前述製造方法，本發明並提供一種低柵極阻抗的溝槽式功率半導體結構。此低柵極阻抗的溝槽式功率半導體結構，其特徵在於，包括一矽基材、一柵極溝槽、一柵極氧化層與一柵極多晶矽結構。其中，柵極溝槽位於矽基材內，並且延伸至矽基材的一上表面。 柵極氧化層位於柵極溝槽的內側表面。柵極多晶矽結構位於柵極溝槽內，並且具有一突出部，向上伸出矽基材的上表面。此突出部的側面並具有一凹陷，使鄰接於柵極溝槽處的矽基材的上表面裸露於外。本發明所述的低柵極阻抗的溝槽式功率半導體結構可避免柵極多晶矽結構突出矽基材所產生的遮蔽效果，進而可以降低切換損失。關於本發明的優點與精神可以藉由以下的發明詳述及所附附圖得到進一步的了解。
圖IA與圖IB為一傳統溝槽式功率半導體結構的製造方法；圖2A至圖2D為一傳統低柵極阻抗的溝槽式功率半導體結構的製造方法；
圖3A至圖3C為本發明低柵極阻抗的溝槽式功率半導體結構的製造方法的第一實施例；圖4A至圖4C為本發明低柵極阻抗的溝槽式功率半導體結構的製造方法的第二實施例；圖5A至圖5E為本發明低柵極阻抗的溝槽式功率半導體結構的製造方法的第三實施例。主要元件附圖標記說明矽基材110，210柵極溝槽130，230柵極氧化層140，MO，柵極多晶矽結構150，250介電結構160硬質罩幕層224開口 226矽基材310，410，5IO圖案層324開口326柵極溝槽330間隔層結構328柵極介電層340第一多晶矽結構352第二多晶矽結構354氧化層440a，440b, 440c, 540a, 540b, 540c多晶矽結構450，550凹陷 351，451，551保護層結構460第一保護層562凹槽 564第二保護層566第二保護層結構567第一保護層結構56具體實施例方式圖3A至圖3C為本發明所提供的一種低柵極阻抗的溝槽式功率半導體結構的製造方法的一第一實施例。如圖3A所示，首先，提供一矽基材310。隨後，形成一圖案層324，例如一硬質罩幕層(hard mask)，於矽基材310的一上表面。圖案層3M中具有一開口 3 以定義一柵極溝槽330。接下來，通過圖案層3 蝕刻矽基材310以形成柵極溝槽330。圖中的虛線即顯示蝕刻步驟前，形成於矽基材310上的圖案層324。值得注意的是，在此蝕刻步驟中，圖案層3M的開口 3 的寬度會因為側向蝕刻的存在而擴大。然後，形成一柵極介電層340至少覆蓋柵極溝槽330的內側表面。隨後，如圖:3B所示，形成一第一多晶矽結構352於柵極溝槽 330內。就一較佳實施例而言，可先形成一多晶矽層於圖案層324與矽基材310上，並填滿柵極溝槽330與圖案層3M的開口 326。然後再以回蝕(etch back)的方式，去除多晶矽層的多餘部分，以形成此第一多晶矽結構352。值得注意的是，此第一多晶矽結構352完全位於柵極溝槽330內。亦即，第一多晶矽結構352的上緣位於矽基材310的上表面的下方。隨後，如圖;3B所示，沿著圖案層3 的開口 3 的側壁形成一間隔層結構 (spacer) 3280此間隔層結構3 至少覆蓋部分的第一多晶矽結構352的一上表面。就一較佳實施例而言，可先沿著圖案層3M的開口 3 的側壁與第一多晶矽結構352的上緣，形成一介電層。然後再以非等向性蝕刻的方式去除此介電層的多餘部分，以形成間隔層結構 328於開口 3 的側壁，並使第一多晶矽結構352的上緣裸露於外。接下來，形成一第二多晶矽結構354於間隔層結構3 所定義出的空間內，並覆蓋第一多晶矽結構352的裸露表面。最後，如圖3C所示，去除間隔層結構3 與圖案層324，使矽基材310的上表面裸露於外。值得注意的是，經過前述製作流程所形成的柵極多晶矽結構具有一突出部(即第二多晶矽結構354)由柵極溝槽330向上伸出矽基材310的上表面。此突出部354的側面具有一凹陷351，對應於第;3B圖的步驟中所形成之間隔層結構328。凹陷351的深度由突出部354的底部向上逐漸遞減，並且，凹陷351的上緣延伸至突出部354的上表面。此凹陷 351的存在，可使鄰接於柵極溝槽330處的矽基材310的上表面裸露於外。藉此，即可避免如圖2D所示的傳統製作方法所形成的柵極多晶矽結構250所產生的遮蔽效果。圖4A至圖4C為本發明所提供的一種低柵極阻抗的溝槽式功率半導體結構的製造方法的一第二實施例。如第4A圖所示，首先，提供一矽基材410。然後，形成一柵極溝槽430 於矽基材410內。接下來，形成一氧化層440a，440b覆蓋矽基材410的裸露表面。然後，形成一多晶矽結構450於柵極溝槽430內。就一較佳實施例而言，可先形成一多晶矽層於矽基材410上，並填滿柵極溝槽430。然後再以回蝕的方式，去除多晶矽層的多餘部分，以形成此多晶矽結構450。值得注意的是，本實施例的多晶矽結構450完全位於柵極溝槽430內， 並且，此多晶矽結構450的上緣與矽基材410的上表面留有一預設距離。 接下來，如圖4A所示，形成一保護層結構460於柵極溝槽430內，並且覆蓋多晶矽結構450的裸露表面。此保護層結構460用以阻隔氧原子擴散進入多晶矽結構450內，以達到選擇性氧化矽基材410的目的。舉例來說，此保護層結構460可以利用氮化矽製作。再有，就一較佳實施例而言，可先形成一保護層於矽基材410上，並填滿柵極溝槽430。然後再以回蝕(etch back)的方式去除保護層的多餘部分，以形成此保護層結構460。隨後，利用溼氧化的方式，於矽基材410的上表面成長一氧化層440c。氧化層440c 可以是由位於矽基材410的上表面的氧化層440b成長而來，也可以是直接生成於矽基材 410的上表面。由於位於柵極溝槽430內的氧化層440a大致被多晶矽結構450與保護層結構460所遮蔽，因此，只有位於矽基材410表面的氧化層440b裸露於外，而會在此溼氧化步驟中快速成長。值得注意的是，除了氧化層440b的厚度會在此溼氧化步驟中快速增加，部分的氧原子也可能橫向擴散至保護層結構460下方，使氧化層440c延伸至位於保護層結構460下
7方的多晶矽結構450內。為確保氧化層440c可延伸至保護層結構460下方的多晶矽結構內，氧化層440c的下緣至少需延伸至保護層結構460下方。最後，如圖4C所示，去除裸露於外的氧化層440c，以曝露矽基材410的上表面。值得注意的是，在圖4A所示的步驟中，雖然多晶矽結構450是完全位於柵極溝槽 430內。但是，如圖4B所示，經過後續的氧化層成長步驟，矽基材410的上表面可以下降至多晶矽結構450的上緣的下方。也因此，經過前述製作流程所形成的柵極多晶矽結構450 亦具有一突出部向上伸出矽基材410的上表面。此突出部的最大寬度大致小於柵極溝槽 430的寬度。在突出部的側面具有一凹陷451，對應於圖4B的溼氧化步驟所形成的氧化層 440c。此凹陷451的下緣鄰接於矽基材410的上表面，而使鄰接於柵極溝槽430的矽基材 410的上表面裸露於外。藉此，即可避免如圖2D所示的傳統製作方法所形成的柵極多晶矽結構250所產生的遮蔽效果。圖5A至圖5E為本發明所提供的一種低柵極阻抗的溝槽式功率半導體結構的製造方法的一第三實施例。如圖5A所示，首先，提供一矽基材510。然後，形成一柵極溝槽530 於矽基材510內。接下來，形成一氧化層MOa，540b覆蓋矽基材510的裸露表面。然後，形成一多晶矽結構550於柵極溝槽530內。此多晶矽結構550的上緣與矽基材510的上表面
留有一預設距離。隨後，不同於本發明的第二實施例，本實施例沿著柵極溝槽530的側壁與多晶矽結構550的表面，先形成一第一保護層562。此第一保護層562之厚度小於前述預設距離， 並且小於柵極溝槽530的寬度的一半。因此，在第一保護層562對應於柵極溝槽530處會形成一凹槽564。然後，如圖5B所示，形成一第二保護層566與第一保護層562上。此第二保護層566填滿柵極溝槽530。一般而言，此第二保護層566的厚度需大於第一保護層562 的厚度。接下來，如圖5C所示，去除柵極溝槽530外的第一保護層562與第二保護層566， 以裸露氧化層540b。就一較佳實施例而言，可選用氮化矽作為第一保護層562的材料，氧化矽作為第二保護層566的材料。先利用回蝕的方式，並以第一保護層562為蝕刻終止層，去除多餘的第二保護層566，而形成一第二保護層結構567位於凹槽564內。然後再去除裸露於外的第一保護層562，而留下被第二保護層結構567所覆蓋的第一保護層結構565。如圖5C所示，經過前述蝕刻步驟後，位於矽基材510表面的氧化層MOb裸露於外。接下來，如圖5D與圖5E所示，如同本發明的製作方法的第二實施例，以溼氧化的方式使氧化層MOb成長，然後再剝除裸露於外的氧化層540c，以曝露矽基材510的上表面。如同於本發明的第二實施例，雖然在圖5A的步驟中，多晶矽結構550是完全位於柵極溝槽530內。但是，經過後續的氧化層成長步驟，矽基材510的上表面可以下降至多晶矽結構550的上緣的下方。因此，如圖5E所示，所形成的柵極多晶矽結構550亦具有一突出部向上伸出矽基材510的上表面。此突出部的側面具有一凹陷551，對應於圖5D的溼氧化步驟所形成的氧化層MOc，而使鄰接於柵極溝槽530的矽基材510的上表面裸露於外。 藉此，即可避免如圖2D所示的傳統製作方法所形成的柵極多晶矽結構250所產生的遮蔽效果。但是，以上所述僅為本發明的較佳實施例而已，不能以此限定本發明實施的範圍， 即凡依本發明申請權利要求及發明說明書內容所作的簡單的等效變化與修改，皆仍屬本發明專利涵蓋的保護範圍內。另外本發明的任一實施例或申請專利範圍不能達到本發明所揭示的全部目的或優點或特點。此外，摘要部分和發明名稱僅是用來輔助專利文件搜索之用， 並非用來限制本發明的權利範圍。
權利要求
1.一種低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，包括下列步驟提供一矽基材；形成一圖案層於該矽基材的一上表面，該圖案層具有一開口以定義一柵極溝槽； 通過該圖案層蝕刻該矽基材以形成該柵極溝槽； 形成一柵極介電層至少覆蓋該柵極溝槽的內側表面； 形成一第一多晶矽結構於該柵極溝槽內； 沿著該開口的側壁形成一間隔層結構；形成一第二多晶矽結構於該間隔層結構所定義出的空間內；以及去除該間隔層結構與該圖案層。
2.如權利要求1所述的低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，該間隔層結構至少覆蓋部分該第一多晶矽結構的一上表面。
3.一種低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，包括下列步驟提供一矽基材；形成一柵極溝槽於該矽基材內； 形成一柵極介電層至少覆蓋該柵極溝槽的內側表面； 形成一多晶矽結構於該柵極溝槽內；形成一保護層結構於該柵極溝槽內，並且覆蓋該多晶矽結構的裸露表面； 利用溼氧化的方式，於該矽基材的上表面成長一氧化層延伸至該保護層結構下方的該多晶矽結構；以及去除裸露於外的該氧化層。
4.如權利要求3所述的低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，該保護層結構由氮化矽所構成。
5.如權利要求3所述的低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，形成該保護層結構的步驟包括沿著該矽基材與該多晶矽結構的表面起伏，形成一第一保護層； 形成一第二保護層於該第一保護層上，該第二保護層填滿該柵極溝槽；以及去除該柵極溝槽外的該第一保護層與該第二保護層。
6.如權利要求5所述的低柵極阻抗的溝槽式功率半導體結構的製造方法，其特徵在於，該第一保護層由氮化矽所構成，該第二保護層由氧化矽所構成。
7.一種低柵極阻抗的溝槽式功率半導體結構，其特徵在於，包括一矽基材；一柵極溝槽，位於該矽基材內，並且延伸至該矽基材的一上表面； 一柵極氧化層，位於該柵極溝槽的內側表面；以及一柵極多晶矽結構，位於該柵極溝槽內，並且具有一突出部，向上伸出該矽基材的該上表面，該突出部的側面具有一凹陷，使鄰接於柵極溝槽的該矽基材的上表面裸露於外。
8.如權利要求7所述的一低柵極阻抗的溝槽式功率半導體結構，其特徵在於，該凹陷的下緣鄰接於該矽基材的該上表面。
9.如權利要求7所述的一低柵極阻抗的溝槽式功率半導體結構，其特徵在於，該凹陷的上緣鄰接於該柵極多晶矽結構的一上表面。
10.如權利要求7所述的一低柵極阻抗的溝槽式功率半導體結構，其特徵在於，該突出部的最大寬度大致小於該柵極溝槽的開口寬度。
全文摘要
一種低柵極阻抗的溝槽式功率半導體結構及其製造方法；此低柵極阻抗的溝槽式功率半導體結構包括一矽基材、一柵極溝槽、一柵極氧化層與一柵極多晶矽結構；其中，柵極溝槽位於矽基材內，並且延伸至矽基材的一上表面；柵極氧化層位於柵極溝槽的內側表面；柵極多晶矽結構位於柵極溝槽內，並且具有一突出部，向上伸出矽基材的上表面；此突出部的側面並具有一凹陷，使鄰接於柵極溝槽處的矽基材的上表面裸露於外。本發明提出的低柵極阻抗的溝槽式功率半導體結構可避免傳統柵極多晶矽結構突出矽基材所產生的遮蔽效果。
文檔編號H01L29/423GK102194696SQ20101013913
公開日2011年9月21日 申請日期2010年3月19日 優先權日2010年3月19日
發明者許修文 申請人:科軒微電子股份有限公司