半導體存儲器和存儲器系統的製作方法

2023-06-10 23:42:06

專利名稱：半導體存儲器和存儲器系統的製作方法
技術領域：
本發明涉及具有存儲器單元的半導體存儲器，以及具有半導體存儲器和 控制器的存儲器系統。
背景技術：
在半導體存儲器比如DRAM中，將存儲器單元通過根據字線的電壓進行 操作的傳送門，連接到一對互補位線的一條線上。在讀操作中，將保存在存 儲器單元中的數據輸出到一對位線的一條線上。將其中另一條位線設置成讀 操作之前的預充電電壓。接著，在該對位線之間的電壓差由靈敏放大器進行 放大，並且作為讀數據輸出。通常，在DRAM的待機(standby)期間，將位 線設置成預充電電壓，並將字線設置成地電壓等。比如，當由於字線和位線之間的短路出現故障時，由冗餘的字線替代出 故障的字線。可替換地，由冗餘的位線對替代出故障的位線對。然而，即使 在救濟故障之後，在字線和位線之間的短路在物理上仍然是存在的。這樣， 在救濟故障之後，洩漏電流仍然通過短路部分從預充電電壓線流到地線。如 果洩漏電流在DRAM中非常大，則會將DRAM作為有故障的組件移除。為了減少伴隨字線和位線之間短路而產生的待機電流故障，已經提出一 項在預充電電壓線和位線之間安置電阻器元件的技術(比如，日本未審專利 申請，公開號No.Hei 8-263983)。還提出了一項在預充電電壓線和靈敏放大 器之間安置電阻器元件的技術(比如，日本未審專利申請，公開號No.Hdll-149793)。此外，提出了一項僅僅在激活字線前的一段定時將預充電電壓線 連接到位線和靈敏放大器的技術(比如，日本未審專利申請，公開號No.Hei 447588和日本未審專利申請，公開號No.Hei 6-52681)。然而，當在預充電電壓線和位線之間或者在預充電電壓線和靈敏放大器 之間安置電阻器元件的時候，由於提高了電阻值以減小洩漏電流，因此預充 電操作將會變慢，並且存取周期定時將會變得更長。此外，在半導體存儲器比如DRAM中，通過使相互鄰接的存儲器模塊共 享靈敏放大器，來減少靈敏放大器的數目，以減小晶片尺寸。然而，在共享 靈敏放大器類型的半導體存儲器中，沒有提出減少伴隨字線和位線之間短路 而產生的洩漏電流的方法。發明內容本發明的一個目的是為了減少在共享靈敏放大器類型的半導體存儲器 中、伴隨字線和位線之間短路而產生的洩漏電流的方法。本發明的另一個目 的是容易地識別在字線和位線之間具有洩漏故障的故障存儲器模塊。在本發明的一個實施例中，半導體存儲器具有一對存儲器模塊、由這些 存儲器模塊共享的靈敏放大器、以及用於將靈敏放大器連接到每個存儲器模 塊的位線的連接開關。每個存儲器模塊具有多個存儲器單元、和連接到存儲 器單元的字線和位線。預充電開關將位線連接到預充電線上。開關控制電路 控制預充電開關的操作，並且設置切斷功能來在待機期間關斷連接開關，在 所述待機期間，不執行存儲器單元的獲取操作。因為在待機期間關斷在位線 和預充電開關、以及位線和靈敏放大器之間的連接，所以當在字線和位線之 間存在短路故障時，可以防止洩漏電流從字線流向預充電電壓線等。在本發明的另一個優選實施例中，半導體存儲器具有洩漏存儲器單元， 其用於存儲與在字線和位線之間具有洩漏故障的故障存儲器模塊相關的信 息。基於存儲在洩漏存儲器單元中的信息，對與故障存儲器模塊相對應的連 接開關設置切斷功能，而對於與沒有洩漏故障的良好存儲器模塊相對應的連 接開關，則解除切斷功能。通過僅對故障存儲器模塊執行切斷設定所涉及的 連接開關的操作，可以防止連接開關的浪費操作以減少待機電流。在本發明的另一個優選實施例中，待機周期是由外部待機周期和內部待 機周期構成的，在外部待機周期中，可以接收外部存取請求和內部存取請 求，在內部待機周期中，禁止接收外部存取請求，只能接收內部存取請求。 對內部待機周期設置切斷功能，以及對外部待機周期解除切斷功能。這可以 減少在內部待機周期中的待機電流，其中在內部待機周期中，要求低電流消 耗。在本發明的另一個優選實施例中，響應於測試請求，測試電路控制開關 控制電路的操作，用於開通所有存儲器模塊的連接開關，以及此後關斷每個 存儲器模塊的連接開關。可替代地，響應於測試請求，測試電路控制開關控 制電路的操作，用於關斷所有存儲器模塊的連接開關，以及此後開通每個存 儲器模塊的連接開關。在這個例子中，基於待機電流值的差異，可以很容易 地識別在字線和位線之間具有洩漏故障的故障存儲器模塊，其中的待機電流 值是對連接開關的每個操作進行測量的。在本發明的另一個優選實施例中，操作控制電路控制預充電開關的操作 定時和字線的激活定時。測試電路控制操作控制電路的操作，以便設置開關 控制電路響應於存取請求而關斷預充電開關時與激活字線時之間的時間周 期，使測試模式中的該時間周期比普通操作模式中的長。可替代地，測試電 路控制操作控制電路的操作，以便在開關控制電路響應於存取請求而關斷預 充電開關之後，操作控制電路順序地激活字線和靈敏放大器，並且設置激活 字線時與激活靈敏放大器時之間的時間周期，使測試模式中的該時間周期比 普通操作模式中的長。上述操作使得具有與字線之間的洩漏故障的位線的電 壓改變較大。由此，可以容易的識別在字線和位線之間具有洩漏故障的故障 存儲器模塊。


當結合閱讀附圖，從下面的具體實施方式
中，本發明的本質、原理和效 用將變得更加清楚，在附圖中，相似的部分使用相同的附圖標記進行表示， 其中圖1是示出本發明第一實施例的框圖；圖2是示出圖1中所示的存儲器核心概況的框圖；圖3是示出由圖2中的虛線框所指示區域的細節的電路圖；圖4是示出在第一實施例中的存儲器系統的框圖；圖5是示出第一實施例的操作的時序圖；圖6是示出由圖5中的虛線框所指示的區域的詳細操作的時序圖；圖7是示出本發明第二實施例的框圖；圖8是示出第二實施例的操作的時序圖；圖9是示出第三實施例的操作的時序圖；圖IO是示出本發明第四實施例的框圖；圖11是示出第四實施例的操作的時序圖；圖12是示出第五實施例的操作的時序圖；圖13是示出本發明的第六實施例的框圖；圖14是示出第六實施例的操作的時序圖；圖15是示出第七實施例的操作的時序圖；圖16是示出第八實施例的操作的時序圖；圖17是示出第九實施例的操作的時序圖；圖18是示出本發明的第十實施例的框圖；圖19是示出第十實施例的操作的時序圖；圖20是示出本發明的第十一實施例的框圖；圖21是示出第十一實施例的操作的時序圖；圖22是示出本發明的第十二實施例的框圖；圖23是示出第十二實施例的操作的時序圖；圖24是示出第十三實施例的操作的時序圖；圖25是示出本發明的第十四實施例的框圖；圖26是示出在第十四實施例中的刷新周期期間的操作的時序圖；圖27是示出本發明的第十五實施例的框圖；圖28是示出本發明的第十六實施例的框圖；圖29是示出本發明的第十七實施例的框圖；圖30是示出本發明的第十八實施例的框圖；圖31是示出本發明的第十九實施例的框圖；圖32是示出圖31中所示的存儲器核心的主體部分詳細信息的電路圖； 圖33是示出第十九實施例的操作的時序圖；圖34是示出本發明的第二十實施例中的存儲器核心的主體部分詳細信息 的電路圖35是示出本發明的第二十一實施例的框圖；圖36是示出圖35中所示的操作控制電路和開關控制電路的操作的流程圖；圖37是示出圖35中所示的操作控制電路和開關控制電路的其它操作的流 程圖；圖38是示出本發明的第二十二實施例的框圖；圖39是示出第二十二實施例的操作概要的時序圖；圖40是示出存儲器核心的存儲器模塊的詳細信息的框圖；圖41是示出本發明的第二十三實施例的框圖；圖42是示出在第二十三實施例中的存儲器系統的框圖；圖43是另一個存儲器核心示例的電路圖；圖44是另一個存儲器核心示例的電路圖；圖45是另一個存儲器核心示例的電路圖；圖46是另一個存儲器核心示例的電路圖；圖47是另一個存儲器核心示例的電路圖；圖48是示出本發明的第二十四實施例的框圖；圖49是示出圖48中的振蕩控制電路和請求控制電路細節的電路圖； 圖50是示出第二十四實施例的操作的時序圖； 圖51是示出在第二十四實施例的自刷新模式下的操作的時序圖； 圖52是示出在第二十四實施例的低功率模式下的操作的時序圖； 圖53是示出本發明的第二十五實施例的框圖； 圖54是示出在第二十五實施例的自刷新模式下的操作的時序圖； 圖55是示出在第二十五實施例的低功率模式下的操作的時序圖； 圖56是示出第二十六實施例中的振蕩控制電路和請求控制電路細節的電 路圖；圖57是示出第二十六實施例的操作的時序圖；圖58是示出本發明的第二十七實施例的框圖；圖59是示出在第二十七實施例的自刷新模式下的操作的時序圖；圖60是示出第二十八實施例的操作的框圖； 圖61是示出第二十九實施例的操作的框圖；圖62是示出第三十實施例的操作的框圖；圖63是示出圖62中的請求控制電路細節的電路圖；圖64是示出第三十一實施例的操作的框圖；圖65是示出第三十一實施例中的部分刷新區域的示意圖；圖66是示出在第三十一實施例的自刷新模式下的操作的時序圖 圖67是示出在第三十一實施例的自刷新模式下的操作的時序圖 圖68是示出在第三十二實施例的自刷新模式下的操作的時序圖 圖69是示出在自刷新模式下的另一個操作示例的時序圖； 圖70是示出在低功率模式下的另一個操作示例的時序圖； 圖71是示出在自刷新模式下的另一個操作示例的時序圖。
具體實施方式
下面將參考附圖描述本發明的實施例。在圖中作為粗線示出的信號線包 括多條線。並且，與粗線連接的模塊的部分包括多個電路。對信號的傳送所 通過的信號線使用與信號名相同的符號。以"/"開始的信號表示負邏輯。以 "Z"結束的信號表示正邏輯。在圖中的雙圓圈表示外部端子。圖l示出本發明的第一實施例。半導體存儲器MEM例如是FCRAM (高 速周期RAM) 。 FCRAM是具有DRAM的存儲器單元和SRAM接口的偽 SRAM。存儲器MEM具有指令解碼器10，刷新定時器12，刷新請求產生電 路14，刷新地址計數器16，地址緩衝器18，數據輸入/輸出緩衝器20，選址 電路22，操作控制電路24，開關控制電路26，以及存儲器核心28。如後面描 述的圖4所示，存儲器MEM與CPU —起構成存儲器系統。指令解碼器10輸出根據晶片使能信號CE1和指令信號CMD的邏輯電平 識別的指令，作為用於執行存儲器核心28的存取操作的讀指令RD、寫指令 WR或者類似的指令。讀指令RD和寫指令WR是用於執行對存儲器核心28 的存取操作的外部存取請求。例如，指令信號CMD包括寫使能信號/WE和輸 出使能〗言號/OE。刷新定時器12具有輸出預定周期的振蕩信號OSC的振蕩器。刷新請求產
生電路14分割振蕩信號OSC的頻率以產生刷新請求RREQ (內部存取請 求)。刷新地址計數器16順序地產生與刷新請求RREQ同步的刷新地址信號 RRAD。刷新地址信號RRAD是用於選擇字線WL的行地址信號，這將在下 面進行描述。地址緩衝器18接收地址信號AD並輸出接收的地址，作為行地址信號 RAD和列地址信號CAD。提供列地址信號CAD以選擇位線BL和/BL。數據 輸入偷出緩衝器20通過數據端子DQ接收寫數據信號並輸出接收的數據信號 到數據總線DB。數據輸入A俞出緩衝器20還通過數據總線DB接收來自存儲 器單元MC的讀數據信號，並輸出接收的數據信號給數據端子DQ。選址電路22當應執行刷新操作時選擇刷新地址信號RRAD (REFZ=H)，當不應執行刷新操作時選擇行地址信號RAD (REFZ=L)，接 著將選擇的信號輸出到存儲器核心28作為內部行地址信號IRAD。操作控制電路24輸出字線激活信號WLZ，靈敏放大器激活信號LEZ，開 關控制信號BTO，以及預充電控制信號BRSO，以響應於讀指令RD，寫指令 WR，或者刷新請求RREQ而導致存儲器核心28執行讀操作，寫操作，或者 刷新操作。字線激活信號WLZ控制字線WL的激活定時以及靈敏放大器激活 信號LEZ和靈敏放大器SA的激活定時。開關控制信號BTO是用於控制連接 開關BT開M/關斷的基本定時信號，將在後面描述連接開關BT。預充電控制 信號BRSO是用於控制預充電電路PRE開M/關斷的基本定時信號，將在後面 描述預充電電路PRE。操作控制電路24當執行刷新操作時、將刷新信號REFZ變成高邏輯電平 (H)，以及當不執行刷新操作時、將刷新信號REFZ變成低邏輯電平 (L)。操作控制電路24具有仲裁器(未示出)，用於確定讀指令RD、寫指 令WR和刷新請求RREQ的優先次序。例如，當操作控制電路24同時接收讀 指令RD和刷新請求RREQ的時候，將優先權賦予刷新請求RREQ。暫停響應 於讀指令RD的讀操作，直到完成刷新操作。相反的，當在讀操作期間提供刷 新請求RREQ時，暫時中止響應於刷新請求RREQ的刷新操作。開關控制電路26基於開關控制信號BTO和預充電控制信號BRSO，輸出 開關控制信號BT和預充電控制信號BRS。與後面將要描述的圖2所示，開關
控制信號BT由BT0IvBT3L和BT0R-BT3R構成，預充電控制信號BRS由 BRS0I^BRS3L和BRS0R-BRS3R構成。參考下面將要描述的圖5和6，描述開 關控制電路26的操作。存儲器核心28具有行解碼器RDEC，列解碼器CDEC，預充電電路PRE (預充電開關)，連接開關BT，靈敏放大器SA，列開關CSW，讀取放大器 RA，寫入放大器WA，以及多個存儲器模塊RBLK。例如形成四個存儲器模 塊RBLK。每個存儲器模塊RBLK具有多個存儲器單元MC，連接到存儲器單 元MC並沿一個方向排列的字線WL，以及連接到存儲器單元MC並沿與所述 那一個方向垂直的方向排列的位線BL和/BL。存儲器單元MC具有電容器和 傳送電晶體，所述電容器用於將數據作為電荷而保存，所述傳送電晶體用於 將電容器的一端連接到位線BL (或/BL)上。將電容器的另外一端連接到預 充電電壓線VPR。代替預充電電壓線VPR，可以將電容器的另外一端連接到 單元極板電壓線VCP (未示出)。將傳送電晶體的柵極連接到字線WL。根 據字線WL的選擇，執行讀操作，寫操作，以及刷新操作其中之一。行地址 解碼器RDEC解碼內部行地址信號IRAD以選擇字線WL之一。列地址解碼 器CDEC解碼列地址信號CAD以選擇位線對BL和/BL，對的數目與數據端子 DQ的位的數目相對應。靈敏放大器SA放大通過位線對BL和/BL讀取的數據 信號的信號量的差異。列開關CSW將與列地址信號CAD相對應的位線BL和 /BL連接到讀取放大器RA和寫入放大器WA。讀取放大器RA在讀存取操作 期間，放大通過列開關CSW輸出的互補讀取數據。寫入放大器WA在寫存取 操作期間，放大通過數據總線DB提供的互補寫入數據，以及提供放大後的數 據給位線對BL和/BL。圖2示出了圖1中所示的存儲器核心28的概況。將預充電電路PRE、連 接開關BT、列開關CSW，以及靈敏放大器SA排列在每個存儲器模塊 RBLK0-3的兩側。也就是，在相鄰的一對存儲器模塊RBLK (比如，RBLKO-1)之間排列的讀取放大器SA由該對存儲器模塊RBLK共享(共享靈敏放大 器型)。每個靈敏放大器SA與靈敏放大器激活信號PSA和NSA (PSA0-4， NSA04)同步地工作。靈敏放大器激活信號PSA和NSA是與靈敏放大器激
活信號LEZ同步的信號，其中靈敏放大器激活信號LEZ是從圖1所示的操作 控制電路24中輸出的。靈敏放大器激活信號PSA和NSA的信號線對於每個 靈敏放大器SA的模塊進行接線。每個列開關CSW與列開關信號CL (CLO-CL4)同步地將靈敏放大器SA的互補輸出連接到數據線DT和/DT。列開關信 號CL的信號線對於與數據端子DQ的位的數目相對應的每組列開關CSW進 行接線。每個連接開關BT與開關控制信號BT (BT0L-BT3L， BTOR-BT3R)同步 地工作。開關控制信號BT的信號線對於每個連接開關BT的模塊進行接線。 每個預充電電路PRE與預充電控制信號BRS (BRS0L-BRS3L， BRSOR-BRS3R)同步地將位線BL和/BL連接到預充電電壓VPR。預充電控制信號 BRS的信號線對於預充電電路PRE的每個模塊進行接線。在存儲器模塊RBLK0-3中所示的圓形標記和X標記表示在字線WL和位 線BL (或者/BL)之間是否存在洩漏故障。例如在本實施例中，存儲器模塊 RBLK0/2 (故障存儲器模塊)具有洩漏故障，以及存儲器模塊RBLK1/3 (良 好存儲器模塊)沒有洩漏故障。圖3示出圖2中的虛線框所指示區域的細節。為了方便起見，在圖3中將 通過連接開關BT連接到位線BL或/BL的數據線也稱作位線BL ，L。存儲 器模塊RBLK2的存儲器單元MC中的箭頭表示在存儲器單元MC的字線和位 線之間存在洩漏故障。將連接到字線WL的存儲器單元MC連接到位線BL和 /BL之一。因此，比如，當對連接到位線BL的存儲器單元MC進行存取時， 位線/BL作為參考電壓線(預充電電壓)。連接開關BT由nMOS電晶體構成。將nMOS電晶體的源極/漏極之一連 接到位線BL (或者/BL)，並且將nMOS電晶體的源極/漏極中的另一個連接 到靈敏放大器SA。 nMOS電晶體的柵極接收開關控制信號BT (BT1R， BT2L)。當接收高邏輯電平的開關控制信號BT時，連接開關BT將存儲器模 塊RBLK的位線BL和/BL連接到靈敏放大器SA。每個預充電電路PRE由用於將互補的位線BL禾口/BL中的每一條連接到預 充電電壓線VPR的一對nMOS電晶體和用於將位線BL和/BL彼此連接的 nMOS電晶體構成。預充電電路PRE的nMOS電晶體的柵極接收預充電控制 信號BRS (BRS1R， BRS2L)。當預充電電路PRE接收高邏輯電平的預充電 控制信號BRS時，提供預充電電壓VPR給位線BL和/BL，並且均衡位線BL 和/BL的電壓。靈敏放大器SA由一對CMOS反相器構成，所述CMOS反相器的輸入和 輸出是互連的。將每個CMOS反相器的輸入(電晶體柵極)連接到位線BL (或/BL)。每個CMOS反相器由在圖中的橫向方向上並排排列的nMOS晶體 管和pMOS電晶體構成。每個CMOS反相器的pMOS電晶體的源極接收靈敏 放大器激活信號PSA (PSA2)。每個CMOS反相器的nMOS電晶體的源極接 收靈敏放大器激活信號NSA (NSA2)。當靈敏放大器SA工作時，將靈敏放 大器激活信號PSA設置成高電平電壓，以及當靈敏放大器SA不工作時，將 靈敏放大器激活信號PSA設置成預充電電壓VPR。當靈敏放大器SA工作 時，將靈敏放大器激活信號NSA設置成低電平電壓(比如，地電壓)，以及 當靈敏放大器SA不工作時，將靈敏放大器激活信號NSA設置成預充電電壓 WR。列開關CSW由將位線BL連接到數據線DT的nMOS電晶體，以及將位 線/BL連接到數據線/DT的nMOS電晶體構成。每個nMOS電晶體的柵極接收 列開關信號CL (CL2)。將位於位線BL或/BL中的讀數據信號通過列開關 CSW傳送到數據線DT或/DT，其中的讀數據信號是在讀操作期間由靈敏放大 器SA放大的。將寫數據信號通過位線BL或/BL寫入存儲器單元MC，其中 的寫數據信號是在寫操作期間通過數據線DT或/DT提供的。將數據線DT或 /DT連接到讀取放大器RA和寫入放大器WA。圖4示出第一實施例中的存儲器系統。與圖4中所示的相同的存儲器系 統在後面將要描述的第二到第二十二實施例中進行構造。存儲器系統作為集 成在矽襯底上的系統封裝(SIP)而形成。SIP具有圖1中所示的存儲器 MEM，快閃記憶體存儲器FLASH,用於存取快閃記憶體存儲器FLASH的存儲器控制器 MCNT，以及用於控制整個系統的CPU (控制器)。CPU、存儲器MEM、以 及存儲器控制器MCNT是通過系統總線SBUS進行互連的。將SIP通過外部 總線連接到系統SYS。 CPU輸出晶片使能信號CE1，存取指令CMD，地址信 號AD，以及寫數據信號DQ，以存取存儲器MEM，並且CPU接收來自存儲
器MEM的讀數據信號DQ。圖5示出第一實施例的操作。在這個例子中，外部存取操作(讀操作RD 或者寫操作WR)或者自刷新操作SREF響應於在激活周期ACTP中的外部存 取請求(讀指令RD或者寫指令WR)或者內部存取請求(刷新請求 RREQ)，在良好存儲器模塊RBLK1和故障存儲器模塊RBLK2中順序執行， 其中在激活周期ACTP中，激活晶片使能信號CE1。然而，在圖中，沒有示 出在激活周期ACTP產生的刷新請求RREQ。並且，內部存取操作(自刷新操 作SREF)響應於在自刷新周期SREFP (自刷新模式)中的內部存取請求(刷 新請求RREQ)，在良好存儲器模塊RBLK1和故障存儲器模塊RBLK2中順 序執行，其中在自刷新周期SREFP中，禁止晶片使能信號CE1。比如，讀指 令RD或者寫指令WR的最小供給間隔是80ns，以及刷新請求RREQ的供給 間隔是16us。激活周期ACTP是外部待機周期，在外部待機周期中，可以接收外部存 取請求RD和WR，以及自刷新周期SREFP是內部待機周期，在內部待機周 期中，禁止外部存取請求RD和WR的接收，僅僅接收內部存取請求RREQ。 如後面所示的圖6所述，在本實施例中，在激活周期ACTP和自刷新周期 SREFP中對所有存儲器模塊RBLK0-3設置切斷功能(cutoff fonction)。切斷 功能是在沒有執行存儲器MEM的RD、 WR或者SREF的存取操作時，關斷 連接開關BT和預充電電路PRE的功能，並由圖1中所示的開關控制電路26 設置所述切斷功能。通過在激活周期ACTP和自刷新周期SREFP中既沒有執 行存取操作RD或者WR，也沒有執行自刷新操作SREF的周期中，對所有的 存儲器模塊RBLK設置切斷功能，開關控制電路26消除了用於識別故障存儲 器模塊RBLK的需要。因此，開關控制電路26的電路規模可以做得更小。並 且，用於存儲有關故障存儲器模塊RBLK的信息的電路也不是必須的。圖6示出圖5中的存取操作的細節。此處，存取操作是讀操作RD、寫操 作WR和自刷新操作SREF中的一個。作為一個例子，圖6示出由圖5中的虛 線框表示的存儲器模塊RBLK2的存取操作。在執行存取操作期間，圖1中所示的操作控制電路24將預充電控制信號 BRSO保持在低邏輯電平，以在執行存取操作的存儲器模塊RBLK中，解除位 線BL和/BL與預充電電壓線VPR之間的連接(圖6 (a))。在執行存取操 作期間，操作控制電路24還將開關控制信號BT0保持在低邏輯電平，以關斷 共享靈敏放大器SA的一對存儲器模塊RBLK中沒有執行存取操作的存儲器模 塊RBLK的連接開關BT (圖6 (b))。圖1中所示的開關控制電路26在不執行存取操作的待機周期中，設置切 斷功能，並且根據預充電控制信號BRSO，將所有的預充電控制信號BRS設 置到低邏輯電平(圖6 (c))。這防止了經過預充電電路PRE的位線BL和 /BL與預充電電壓線VPR的連接。因此，即使在待機周期期間，在字線WL 和位線BL或/BL之間存在洩漏故障，並且位線BL或/BL的電壓降低到低於預 充電電壓VPR，也可以防止在字線WL和預充電電壓線VPR之間流動的洩漏 電流。開關控制電路26在不執行存取操作的待機周期中，還設置切斷功能，並 且根據開關控制信號BT，將所有的開關控制信號BTZ設置到低邏輯電平(圖 6 (d))。這防止了靈敏放大器激活信號線PSA或者NSA通過靈敏放大器 SA與位線BL ，L之間的連接，其中在待機周期期間將靈敏放大器激活信號 線PSA或者NSA設置成預充電電壓VPR。因此，可以防止待機電流的增加。更具體而言，如果字線WL的禁止電平是負電壓，並且在字線WL和位 線BL或/BL之間存在洩漏故障，則位線BL或/BL的電壓可以在待機周期變成 負值。如果圖3中所示的靈敏放大器SA的pMOS電晶體的柵極電壓變成負 值，則開通pMOS電晶體，並且電流從靈敏放大器激活信號線PSA和NSA(電壓VPR)流向位線BL或/BL (負電壓)。或者，如果位線BL和/BL中的 一條變成負電壓，並且另一條變成等於預充電電壓VPR，則靈敏放大器SA中 的一個nMOS電晶體的源極變成負電壓，並且開通該nMOS電晶體。這導致 電流從靈敏放大器激活信號線PSA和NSA (電壓VPR)流向位線BL和/BL(負電壓)。通過在待機周期關斷連接開關BT，可以防止這種不正確電流的 流動。另一方面，開關控制電路26與存取操作的開始同步地解除切斷功能，並 且僅將與執行存取操作的存儲器模塊RBLK2相對應的預充電控制信號BRS2L 和BRS2R暫時設置到高邏輯電平，直到激活字線WL (圖6 (e))。這樣當 位線電壓由於洩漏故障而低於預充電電壓VPR的時候，也在存取操作之前將與存取操作有關的位線BL或/BL的電壓設置到預充電電壓VPR。此外，開關控制電路26與存取操作的開始同步地解除切斷功能，並且在 激活字線WL之前，僅將與執行存取操作的存儲器模塊RBLK2相對應的開關 控制信號BT2L和BT2R設置到高邏輯電平(圖6 (f))。這將與存取操作相 關的位線BL或/BL連接到靈敏放大器SA。接著，激活字線WL (圖6 (g))，並且將數據從存儲器單元MC讀出 到位線BL和/BL中的一個(圖6 (h))。接下來，激活靈敏放大器激活信號 PSA2和NSA2，以及放大在位線BL和/BL之間的電壓差(圖6 (i))。當靈 敏放大器SA工作的時候，歹岍關信號CL2變到高邏輯電平，並且將位線BL 和/BL中的數據讀出到數據線DT和/DT (圖6 (j))。接著，禁止字線WL以及禁止靈敏放大器激活信號PSA2和NSA2 (圖6 (k))。在靈敏放大器SA停止它的操作以後，開關控制電路26將預充電控 制信號BRS2L和BRS2R暫時設置到高邏輯電平(圖6 (1))。這將位線BL 和/BL的電壓重置到預充電電壓VPR (圖6 (m))。並且，在靈敏放大器SA 停止它的操作以後，開關控制電路26將開關控制信號BT2L和BT2R禁止到 低邏輯電平(圖6 (n))。然後，存取操作完成。在存取操作之後的待機周 期中，開關控制電路26設置切斷功能，並將所有的預充電控制信號BRS和開 關控制信號BTZ設置到低邏輯電平(圖6 (o))。這關斷了所有的預充電電 路PRE和連接開關BT，以減少待機電流。在上述的第一實施例中，因為在沒有執行存取操作RD、 WR或者SREF 的待機期間，關斷了連接開關BT和預充電電路PRE，所以即使在字線WL和 位線BL ，L之間存在短路故障，也可以防止洩漏電流從字線WL流向預充 電電壓線VPR。因此，可以減少存儲器MEM的電流消耗，特別可以減少待 機電流。圖7示出本發明的第二實施例。對於相同的組件，使用與第一實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中， 形成開關控制電路26A，而不是第一實施例中的開關控制電路26。並且，新 形成熔絲電路30 (洩漏存儲器單元)。其它的組件與第一實施例中的其它組
件是相同的。熔絲電路30使用內置熔絲程序，存儲在字線WL和位線BL (或/BL)之 間具有洩漏故障的故障存儲器模塊RBLK的位置信息。熔絲電路30輸出存儲 的位置信息，以作為模塊地址FAD。熔絲電路30可以使用冗餘的熔絲電路， 用於存儲故障存儲器模塊RBLK的模塊地址，以利用冗餘存儲器模塊RBLK (未示出)來替代故障存儲器模塊RBLK，或者與冗餘的熔絲電路分開地形 成電路。開關控制電路26A僅僅對由故障模塊地址FAD表示的故障存儲器模塊 RBLK設置切斷功能，並且對於良好存儲器模塊RBLK解除切斷功能。本質 上，僅僅需要對故障存儲器模塊設置切斷功能。開關控制電路26A監控行地 址信號RAD，並且，當對故障存儲器模塊RBLK執行存取操作RD、 WR或者 SREF時，與第一實施例中相似地解除切斷功能。當對良好存儲器模塊RBLK 執行存取操作RD、 WR或者SREF時，如前所述，開關控制電路26A控制預 充電電路PRE和連接開關BT的操作。圖8示出第二實施例的操作。故障存儲器模塊RBLK的位置和存取操作 RD、 WR和SREF的序列與第一實施例中是相同的。省略與第一實施例中相 同操作的詳細描述。故障存儲器模塊RBLKO和2的操作與第一實施例中是相 同的。在良好存儲器模塊RBLK1和3中，在不執行存取操作的待機周期中，將 預充電控制信號BRS (BRS1L， 1R， 3L禾n 3R)和開關控制信號BT (BT1L， 1R， 3L和3R)設置成高邏輯電平(圖8 (a， b))。預充電控制信號BRS僅 僅在存取操作期間改變成低邏輯電平(圖8 (c))。當在相鄰的存儲器模塊 RBLK中執行存取操作時，開關控制信號BT (BT1R， BT3L)改變到低邏輯 電平，以關斷連接到靈敏放大器SA上的連接開關BT，其中在靈敏放大器SA 中，執行放大操作(圖8 (d， e))。並且在上述的第二實施例中，也可以獲得與上述的第一實施例中相同的 優點。進一步的，在本實施例中，通過僅僅對故障存儲器模塊RBLK設置切 斷功能，可以防止連接開關BT的浪費操作，來進一步減少待機電流。圖9示出第三實施例的操作。對於相同的組件，使用與第一和第二實施
例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例
中，在沒有執行存取操作RD、 WR或者SREF的周期，也對良好存儲器模塊 RBLK設置用於關斷連接開關BT的切斷功能。其它的組件與第二實施例中的 其它組件是相同的(圖8)。在良好存儲器模塊RBLK1和3中的預充電控制 信號BRS在設置了切斷功能時，也保持高邏輯電平。除了開關控制電路26A 的操作是不同的以外，在本實施例中的存儲器MEM也與第二實施例中(圖 7)的存儲器MEM是相同的。
並且在上述的第三實施例中，也可以獲得與上述的第一和第二實施例中 相同的優點。進一步的，在本實施例中，因為良好存儲器模塊RBLK1和3的 連接開關BT，與故障存儲器模塊RBLK0和2的連接開關BT，可以進行同樣 的操作，開關控制電路的邏輯可以變得更加簡單。
圖10示出本發明的第四實施例。對於相同的組件，使用與第一和第二實 施例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施 例中，形成開關控制電路26C，而不是第一實施例中的開關控制電路26。其 它的組件與第一實施例中的那些組件是相同的。
開關控制電路26C僅僅在自刷新周期SREFP中設置切斷功能，並且在激 活周期ACTP中解除切斷功能，其中在自刷新周期SREFP中，禁止晶片使能 信號CE1，並且在激活周期ACTP中，激活晶片使能信號CE1。自刷新周期 SREFP是內部待機周期，在該周期中，禁止外部存取請求RD和WR的接 收，並且僅能接收內部存取請求SREF。激活周期ACTP是外部待機周期，在 該周期中，可以接收外部存取請求RD和WR以及內部存取請求SREF。
圖ll示出第四實施例的操作。故障存儲器模塊RBLK的位置和存取操作 RD、 WR和SREF的序列與第一實施例中的是相同的。省略了與第一實施例 中相同操作的詳細描述。在自刷新周期SREFP中的操作與第一實施例中(圖 5)的操作是相同的。在激活周期ACTP中的操作與第二實施例中(圖8)的 良好存儲器模塊RBLK中的操作是相同的。也就是，在激活周期ACTP，預充 電控制信號BRS僅僅在存取操作周期變化到低邏輯電平。當在相鄰存儲器模 塊RBLK中執行存取操作時，與連接到執行放大操作的靈敏放大器SA上的連 接開關BT相對應的開關控制信號BT改變到低邏輯電平。並且在上述的第四實施例中，也可以獲得與上述的第一和第二實施例中 相同的優點。進一步的，在本實施例中，因為在激活周期ACTP可以很容易
的執行開關控制電路26的開關控制，通過開關控制電路26的開關控制，可以 防止長的存取時間。附帶提及，在激活周期ACTP中，在大多數情況下，頻 繁地執行讀操作RD和寫操作WR，因此電流消耗相對較大。因此，伴隨在字 線WL和位線BL或/BL之間的洩漏故障而產生的洩漏電流的影響是非常小 的。另一方面，在自刷新周期SREFP中，大約每16(08提供一個刷新請求 RREQ，因此，僅僅每16w執行一次自刷新操作SREF。因此，如果在字線 WL和位線BL或/BL之間存在洩漏故障，其洩漏電流就會相當可觀地影響到 待機電流。
圖12示出第五實施例的操作。對於相同的組件，使用與上述實施例中相 同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，在 激活周期ACTP中、在沒有執行存取操作RD或WR的周期，設置用於關斷連 接開關BT的切斷功能。其它的組件，與第四實施例中的那些組件是相同的 (圖11)。除了開關控制電路26C的操作是不同的以外，在本實施例中的存 儲器MEM,與第四實施例中的(圖IO)是相同的。並且在上述的第五實施例 中，也可以獲得與上述的那些實施例中相同的優點。
圖13示出本發明的第六實施例。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中， 形成開關控制電路26E，而非第四實施例中的開關控制電路26C。並且，形成 與第二實施例中相同的熔絲電路30。其它的組件，與第四實施例中的那些組 件是相同的。
開關控制電路26E僅僅在自刷新周期SREFP (內部待機周期)中，對故 障存儲器模塊RBLK0和2設置切斷功能，其中在自刷新周期SREFP中，禁止 晶片使能信號CE1。開關控制電路26E對於良好存儲器模塊RBLK解除切斷 功能，並且也在激活周期ACTP (外部待機周期)解除切斷功能，其中在激活 周期ACTP中，激活晶片使能信號CE1 。
圖14示出第六實施例的操作。故障存儲器模塊RBLK的位置和存取操作 RD、 WR和SREF的序列與第一實施例中是相同的。省略了對第一實施例中
相同操作的詳細描述。在激活周期ACTP中的操作與第四實施例中的操作 (圖ll)是相同的。
在本實施例中，當在故障存儲器模塊RBLK2中執行自刷新操作SREF 時，不僅僅對故障存儲器模塊RBLK2，而且也對其它的故障存儲器模塊 RBLK0解除切斷功能。這可以使得開關控制電路26E的邏輯變得更加簡單。 進一步的，因為刷新請求RREQ相對地不是經常發生，所以如果在字線WL 和位線BL之間存在洩漏故障，那麼在待機期間的位線BL和/BL的電壓降低 到預充電電壓VPR之下。通過對每個刷新請求RREQ，暫時執行預充電操 作，可以使位線BL和/BL的電壓與預充電電壓VPR之間的偏差最小化。因 此，可以使在開始自刷新操作時暫時執行的預充電操作更短，並且可以使自 刷新操作時間變得等於讀操作時間和寫操作時間。也就是，可以防止由操作 控制電路24執行的定時控制變得更加複雜。
並且在上述的第六實施例中，也可以獲得與上述的那些實施例中相同的 優點。進一步地，在本實施例中，通過對每個刷新請求RREQ解除所有故障 存儲器模塊RBLK0和2的切斷功能，對在所有故障存儲器模塊RBLK0和2 中的每個刷新請求RREQ，可以執行位線BL和/BL的預充電操作。這可以減 少在自刷新周期SREFP中的位線BL和/BL的偏差。
圖15示出第七實施例的操作。對於相同的組件，使用與上述實施例中相 同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，在 激活周期ACTP中，在沒有執行存取操作RD或WR的周期，設置用於關斷連 接開關BT的切斷功能。其它的組件，與第六實施例中的那些組件是相同的 (圖14)。除了開關控制電路26E的操作是不同的以外，在本實施例中的存 儲器MEM，與第六實施例中的(圖13)是相同的。並且在上述的第七實施例 中，也可以獲得與上述的那些實施例中相同的優點。
圖16示出第八實施例的操作。對於相同的組件，使用與上述實施例中相 同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，在 自刷新周期SREFP中，僅僅對執行自刷新操作SREF的故障存儲器模塊 RBLK0和2，解除切斷功能。對於故障存儲器模塊RBLKO和2，當不執行自 刷新操作時，保持切斷功能的設置，並且保持連接開關BT和預充電電路PRE
的關斷狀態(Off state)。其它的組件，與第六實施例中的那些組件是相同的
(圖14)。除了開關控制電路26E的操作是不同的以外，在本實施例中的存 儲器MEM，與第六實施例中的(圖13)是相同的。並且在上述的第八實施例 中，也可以獲得與上述的那些實施例中相同的優點。
圖17示出第九實施例的操作。對於相同的組件，使用與上述實施例中相 同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，在 自刷新周期SREFP中，僅僅對執行自刷新操作SREF的故障存儲器模塊 RBLK0和2，解除切斷功能。對於故障存儲器模塊RBLKO和2，當不執行自 刷新操作時，保持切斷功能的設置，並保持連接開關BT和預充電電路PRE 的關斷狀態。其它的組件，與第七實施例中的那些組件是相同的(圖15)。 除了開關控制電路26E的操作是不同的以外，在本實施例中的存儲器MEM， 與第六實施例中的(圖13)是相同的。並且在上述的第九實施例中，也可以 獲得與上述的那些實施例中相同的優點。
圖18示出本發明的第十實施例。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中， 形成開關控制電路26F，而非第四實施例中的開關控制電路26C (圖IO)。並 且，新形成模式寄存器32 (設置電路)。其它的組件，與第四實施例中的那 些組件是相同的。
模式寄存器32存儲從自刷新周期SREFP開始時至設置切斷功能時之間的 自刷新請求RREQ的次數，並且輸出存儲的次數，作為數位訊號SN。比如， 當通過指令解碼器10接收模式寄存器設置指令MRS時，模式寄存器32例如 存儲地址信號AD的值，作為上述的次數。
開關控制電路26F具有計數器COUNT,用於對刷新請求RREQ的次數進 行計數。當開始自刷新周期SREFP時，重置計數器COUNT,並且執行計數 操作直到刷新請求RREQ的次數變得等於由數位訊號SN表示的值。當計數器 COUNT的計數值變得等於由數位訊號SN表示的值的時候，開關控制電路 26F設置切斷功能。
圖19示出第十實施例的操作。對於相同的組件，使用與上述實施例中相 同的符號和附圖標記，因此，在此忽略對其的詳細描述。除了在自刷新周期
SREFP中出現第二刷新請求RREQ之後設置切斷功能以外，本實施例中的操 作與第四實施例中的操作(圖11)是相同的。也就是，模式寄存器32輸出表 示"二次"的數位訊號SN。
並且在上述的第十實施例中，也可以獲得與上述的那些實施例中相同的 優點。進一步地，在本實施例中，當暫時激活晶片使能信號CE1的時候，可 以防止切斷功能在設置以後的立即解除。換句話說，可以通過在設置切斷功 能之前進行等待直到刷新請求RREQ發生預定的次數，從而在可靠地進入自 刷新模式之後，才設置切斷功能。因此，可以防止開關控制電路26F浪費地 重複設置/解除切斷功能，因此，可以減少存儲器MEM的電流消耗。
圖20示出本發明的第十一實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例 中，形成開關控制電路26G，而非第四實施例中的開關控制電路26C (圖 10)。其它的組件，與第四實施例中的那些組件是相同的。
開關控制電路26G在從激活周期ACTP切換到自刷新周期SREFP之後， 在響應於刷新請求RREQ執行第一次刷新操作SREF之後，設置切斷功能。開 關控制電路26G還在從自刷新周期SREFP切換到激活周期ACTP之後，響應 於第一次存取請求RD、 WR或者SREF而解除切斷功能。開關控制電路26G 接收內部行地址信號IRAD，以對每個存儲器模塊RBLK0-3設置和解除切斷 功能。
圖21示出第十一實施例的操作。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。基本操作與第四 實施例中的那些操作(圖11)是相同的。然而，在本實施例中，在激活周期 ACTP，響應於第一次存取請求RD或者WR而解除切斷功能(圖21 (a， b))。並且，與在自刷新周期SREFP中的第一次自刷新操作SREF相同步地 設置切斷功能(圖21 (c， d))。對於每個存儲器模塊RBLK0-3，設置和解 除切斷功能。
並且在上述的第十一實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步地，在本實施例中，通過僅僅對執行存取操作RD、 WR或者 SREF的存儲器模±央RBLK設置和解除切斷功能，可以防止開關控制電路26G
的浪費操作，以減少電流消耗。
圖22示出本發明的第十二實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本發明中，
形成開關控制電路26H，而非第六實施例中的開關控制電路26E (圖13)。 其它的組件，與第六實施例中的那些組件是相同的。
開關控制電路26H在自刷新周期SREFP中，響應於刷新請求RREQ而解 除執行自刷新操作SREF的存儲器模塊RBLK的切斷功能，並響應於下一個刷 新請求RREQ而設置執行自刷新操作SREF的存儲器模塊RBLK的切斷功 能。
圖23示出第十二實施例的操作。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。基本的操作與第 八實施例(圖16)中的那些操作是相同的。然而，在本實施例中，在自刷新 周期SREFP中響應於與存儲器模塊RBLK2相對應的刷新請求RREQ，解除用 於存儲器模塊RBLK2的切斷功能(圖23 (a))。響應於下一個刷新請求 RREQ (對應於存儲器模塊RBLK3)，設置用於存儲器模塊RBLK2的切斷功 能(圖23 (b))。因為存儲器模塊RBLK3是良好存儲器模塊，所以既不設 置切斷功能，也不解除切斷功能(圖23 (c))。
並且在上述的第十二實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步地，在本實施例中，可以通過減少響應於刷新請求RREQ對 一個存儲器模塊RBLK解除切斷功能，而對另外一個存儲器模塊RBLK設置 切斷功能，從而防止開關控制電路26H的浪費操作，以減小電流消耗。
圖24示出第十三實施例的操作。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。基本的操作與第 十二實施例(圖23)中的那些操作是相同的。然而，在本實施例中，在激活 周期ACTP中，在沒有執行存取操作RD、 WR或者SREF的周期，設置連接 開關BT的切斷功能。在激活周期ACTP的操作與第五實施例中的那些操作 (圖12)是相同的。並且在上述的第十三實施例中，也可以獲得與上述的那 些實施例中相同的優點。
圖25示出本發明的第十四實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成刷新地址計數器16I和開關控制電路261，而非刷新地址計數器16和 開關控制電路26H。其它的組件，與第十二實施例中的那些組件是相同的。刷新地址計數器16I將用於指定存儲器模塊RBLK的模塊地址位設置成計 數器的高位，以對每個存儲器模塊RBLK集中地執行自刷新操作SREF。圖26示出第十四實施例中的自刷新周期SREFP中的操作。對於相同的組 件，使用與上述實施例中相同的符號和附圖標記，因此，在此忽略對其的詳 細描述。除了切斷功能的設置定時和解除定時不同以外，本發明實施例的操 作與第十二實施例中的那些操作(圖23)是相同的。開關控制電路261對每個故障存儲器模塊RBLK0和2，響應於第一刷新 請求RREQ，解除(REL)切斷功能，並且在完成最後的刷新操作以後，設置 (SET)切斷功能。開關控制電路26I對於良好存儲器模塊RBLK1和3，總是 解除(REL)切斷功能。可以響應於在相應存儲器模塊RBLK中的所有刷新 操作的完成，或者響應於在下一個存儲器模塊RBLK中的第一刷新請求 RREQ，設置切斷功能。並且在上述的第十四實施例中，也可以獲得與上述的 那些實施例中相同的優點。圖27示出本發明的第十五實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。通過將負電壓 產生電路34加到第一實施例上(圖1)，可以構建本實施例。其它的組件， 與第一實施例中的那些組件是相同的。負電壓產生電路34產生負電壓VNEG,該電壓是處於字線WL的禁止電 平的電壓。當關斷圖3中所示的連接開關BT時，開關控制電路26提供負電 壓VNEG給連接開關BT的柵極。並且在上述的第十五實施例中，也可以獲 得與上述的那些實施例中相同的優點。進一步地，當通過使用負電壓VNEG 來設置切斷功能的時候，可以可靠地關斷連接開關BT，其中負電壓VNEG作 為關斷連接開關BT時的柵極電壓。因此，可以減少存儲器MEM的電流消 耗，特別是待機電流。圖28示出本發明的第十六實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例
中，形成開關控制電路26J，而不是第十五實施例中的開關控制電路26 (圖 27)。並且，新加入模式寄存器32J。其它的組件，與第十五實施例中的那些 組件是相同的。模式寄存器32J的基本規格與第十實施例中的那些模式寄存器 (圖18)是相同的。比如，模式寄存器32J具有根據地址信號AD的值進行設置的選擇位 SEL，其中的地址信號AD與模式寄存器設置指令MRS —起提供。模式寄存 器32J輸出選擇信號SEL，該選擇信號具有被設置到選擇位SEL的邏輯值。 當選擇位SEL位於低邏輯電平的時候，開關控制電路26J將提供給連接開關 BT的柵極的電壓設置到地電壓，以關斷連接開關BT。當選擇位SEL位於高 邏輯電平的時候，開關控制電路26J將提供給連接開關BT的柵極的電壓設置 到負電壓VNEG，以關斷連接開關BT。並且在上述的第十六實施例中，也可 以獲得與上述的那些實施例中相同的優點。進一步地，可以從多個電壓值中 選擇提供給連接開關BT的柵極的電壓值。因此，當在字線WL和位線BL之 間存在洩漏故障時，可以詳細分析故障的起因。圖29示出本發明的第十七實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。通過新將模式 寄存器32K (寄存器電路)加到第二實施例上(圖7)，可以構建本實施例。 其它的組件，與第二實施例中的那些組件是相同的。比如，模式寄存器32K具有根據地址信號AD的值設置的故障地址位， 將地址信號AD與模式寄存器設置指令MRS —起進行提供。當在故障地址位 中存儲故障地址時，模式寄存器32K輸出設置的故障地址，作為暫時故障地 址FAD2。當在故障地址位中沒有存儲故障地址時，模式寄存器32K輸出在熔 絲電路30中編程的故障地址FAD，作為故障地址FAD2。開關控制電路26A 的操作，與第一實施例中的那些操作是相同的。並且在上述的第十七實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步地，通過重寫模式寄存器32K，可以使任何存儲器模塊RBLK 充當故障存儲器模塊，而不論在熔絲電路30中的編程值如何。因此，當在字 線WL和位線BL之間存在洩漏故障時，可以詳細的分析故障的起因。特別 的，通過在對熔絲電路30進行編程之後，屏蔽熔絲電路30的信息，可以詳細 的分析故障的起因。圖30示出本發明的第十八實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成開關控制電路26L，而不是第一實施例中的開關控制電路26 (圖 1)。其它的組件，與第一實施例中的這些組件是相同的。開關控制電路26L具有移位寄存器，其執行與振蕩信號OSC (定時信 號)同步的移位操作。移位寄存器SFTR具有與每個存儲器模塊RBLK0-3相 對應的四個存儲器級(memoiy stage)。每個存儲器級輸出存儲的邏輯值。例 如，在存儲器MEM通電時，將一個存儲器級設置到高邏輯電平，並將其餘的 存儲器級設置到低邏輯電平。將最後一個存儲器級的輸出連接到第一存儲器 級的輸入。接著，移位寄存器SFTR執行移位操作，比如，與振蕩信號OSC 的上升沿相同步， 一個接一個的對輸出高邏輯電平的存儲器級進行移位。開關控制電路26L與移位寄存器SFTR的移位操作相同步地對與輸出高邏 輯電平的存儲器級相對應的存儲器模塊RBLK執行預充電操作。這使得預充 電電路PRE通過設置切斷功能，除了存取操作以外，即使在預充電電路PRE 關斷時，也能周期性的執行預充電操作。附帶提及，例如，可以在存儲器MEM中形成熔絲電路30，以僅對故障 存儲器模塊RBLK周期的執行預充電操作。或者，可以與振蕩信號OSC相同 步地對所有的存儲器模塊RBLK執行預充電操作，而不用在開關控制電路 26L中形成移位寄存器SFTR。還可以響應於刷新請求RREQ而不是振蕩信號 OSC而執行預充電操作。並且，在存儲器MEM中可以形成用於執行預充電 操作的專用振蕩器。並且在上述的第十八實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步的，通過周期性的執行預充電操作，可以最小化位線BL和 /BL的電壓相對於預充電電壓VPR的偏移。因此，可以使開始自刷新操作時 暫時執行的預充電操作變短，並可以使自刷新操作時間等於讀操作時間和寫 操作時間。也就是說，可以防止操作控制電路24的定時控制變得更加複雜。圖31示出本發明的第十九實施例。對於相同的組件，使用與上述實施例 中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例
中，形成開關控制電路26M和存儲器核心28M，而不是第一實施例中的開關 控制電路26和存儲器核心28 (圖1)。其它的組件，與第一實施例中的這些 組件是相同的。通過將副預充電電路SPRE (副預充電開關)加到第一實施例中的存儲器 核心28中，構建存儲器核心28M。除了開關控制電路26M輸出副預充電控制 信號SBRS以用於操作副預充電電路SPRE之外，開關控制電路26M與第一 實施例中的開關控制電路26是相同的。圖32示出了圖31中所示的存儲器核心28M的主體部分的細節。除了副 預充電電路SPRE之外的結構與第一實施例中的(圖3)是相同的。將副預充 電電路SPRE與靈敏放大器SA和列開關CSW —起設置在夾在兩個連接開關 BT之間的位置上。副預充電電路SPRE具有一對nMOS電晶體，該nMOS晶 體管將互補位線BL和/BL中的每一條連接到預充電電壓線VPR。 nMOS晶體 管的柵極接收副預充電控制信號SBRS (BRS2)。副預充電電路SPRE在接收 高邏輯電平的副預充電控制信號SBRS的同時，提供預充電電壓VPR給位線 BL禾口/BL。圖33示出第十九實施例的操作。對於相同的組件，使用與上述實施例中 相同的符號和附圖標記，因此，在此忽略對其的詳細描述。基本操作與第一 實施例中的操作(圖5)是相同的。然而，除了相應的靈敏放大器SA正在工 作的時候以外，將副預充電控制信號SBRS保持在高邏輯電平。因此，除了相 應的靈敏放大器SA工作的周期以外，開通副預充電電路SPRE，從而提供預 充電電壓VPR給位線BL禾B/BL，其中位線BL和/BL夾在連接開關BT之間。 附帶提及，副預充電控制信號SBRS的波形具有開關控制信號BT的反相邏 輯。並且在上述的第十九實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步地，通過副預充電電路SPRE，即使設置切斷功能，也可以防 止連接到靈敏放大器SA和列開關CSW的位線BL和/BL變成漂浮(floating) 狀態。因此，可以使在開始存取操作RD、 WR或者SREF時暫時執行的預充 電操作更短。具體地，這對於不經常執行存取操作SREF的自刷新周期 SREFP是有效的。因此，可以將自刷新操作時間設置成等於讀操作時間和寫操作時間。也就是，可以防止操作控制電路24的定時控制變得更加複雜。圖34示出本發明的第二十實施例中的存儲器核心的主體部分的細節。對 於相同的組件，使用與上述實施例中相同的符號和附圖標記，因此，在此忽 略對其的詳細描述。本發明的預充電控制電路PRE不同於第一實施例(圖 3)。其它的組件，與第一實施例中的那些組件是相同的。在預充電電路PRE中，將用於抑制電流的電流抑制元件ICNT設置在用 於提供預充電電壓VPR給位線BL和/BL的nMOS電晶體與預充電電壓線 VPR之間。電流抑制單元ICNT比如是高電阻元件或者電晶體。使用柵極寬度 W和溝道長度L的比率W/L小的電晶體。所述電晶體比如是耗盡型的。當使 用增強型電晶體時，將閾值電壓設置得較低。並且在上述的第二十實施例中，也可以獲得與上述的那些實施例中相同 的優點。進一步的，通過在預充電電壓線VPR和位線BL和/BL之間插入電流 抑制元件ICNT，當在字線WL和位線BL之間存在洩漏故障，並且將位線BL (或/BL)連接到預充電電壓VPR的時候可以減少洩漏量。圖35示出第二十一實施例。對於相同的組件，使用與上述實施例中相同 的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成 操作控制電路24N和開關控制電路26N，而非第一實施例中的操作控制電路 24和開關控制電路26 (圖1)。並且加入模式寄存器32N和測試電路36N。 其它的組件，與第一實施例中的那些組件是相同的。模式寄存器32N的基本 規格與第十實施例中的規格(圖18)是相同的。比如，模式寄存器32N具有測試位TSl-2，其中的測試位是根據與模式寄 存器設置指令MRS (測試請求) 一起提供的地址信號AD的值進行設置的。 模式寄存器32N將設置給測試位TS1-2的邏輯值作為測試信號TSl-2而輸出。 當執行第一測試的時候，設置測試位TS1，並且當執行第二測試的時候，設 置測試位TS2。比如，通過測試存儲器MEM的LSI測試器，提供模式寄存器 設置指令MR。測試電路36N根據測試信號TSl-2，將測試控制信號TCNT輸出到操作控 制電路24N和開關控制電路26N。操作控制電路24N響應於存取請求RD， WR和RREQ，並且響應於測試控制信號TCNT，來進行操作。開關控制電路26N在不執行存取操作的周期，設置切斷功能，並且當接收測試控制信號TCNT的時候，根據測試控制信號TCNT來設置/解除切斷功能。圖36示出圖35中所示的開關控制電路26N的操作流程。在這個例子 中，僅僅設置模式寄存器32N中的測試位TS1，並且執行第一測試。根據測 試信號TS1 (測試請求)，測試電路36N將用於執行第一測試的測試控制信 號TCNT輸出到操作控制電路24N和開關控制電路26N。首先在步驟S10中，開關控制電路26N對所有的存儲器模塊RBLK解除 切斷功能。在這個狀態中，用於測試存儲器MEM的LSI測試器測量待機電流 (供電電流)。如果在字線WL和位線BL之間存在洩漏故障，則待機電流 大。操作控制電路24N在執行第一測試的時候，屏蔽了刷新請求RREQ。順 便說一下，可以響應於刷新請求RREQ，執行自刷新操作SREF。接下來，在步驟S12、 S14、 S16和S18中，開關控制電路26N分別在存 儲器模塊RBLK0-3中設置切斷功能。也就是說，在每個存儲器模塊RBLK中 關斷連接開關BT。在S12到S18的每個步驟中，LSI測試器測量待機電流。 如果存儲器模塊RBLK在字線WL和位線BL之間存在洩漏故障，則如果對存 儲器模塊RBLK設置切斷功能，那麼待機電流變得很小。接下來，比如使用LSI測試器，來確定在步驟S10中測量的待機電流與在 步驟S12到S18中測量的待機電流之間的差。如果電流差大於預定值(判決 值)，那麼確定存儲器模塊RBLK在字線WL和位線BL之間存在故障。在這 種情況下，執行詳細的測試，或者執行對故障的救濟操作。圖37示出圖35中所示的操作控制電路24N和開關控制電路26N的另外 一個操作流程。在這個例子中，僅僅設置模式寄存器32N中的測試位TS2， 並且執行第二測試。根據測試信號TS2 (測試請求)，測試電路36N將用於 執行第二測試的測試控制信號TCNT輸出到操作控制電路24N和開關控制電 路26N。首先，在步驟S20中，開關控制電路26N對所有的存儲器模塊RBLK設 置切斷功能。在這種狀態下，用於測試存儲器MEM的LSI測試器測量待機電 流(供電電流)。因為關斷了所有的連接開關BT，所以即使在字線WL和位 線BL之間存在洩漏故障，待機電流也不大。操作控制電路24N在執行第二測
試的時候，屏蔽了刷新請求RREQ。順便說一下，可以響應於刷新請求 RREQ，執行自刷新操作SREF。接下來，在步驟S22、 S24、 S26和S28中，開關控制電路26N分別解除 存儲器模i央RBLK0-3中的切斷功能。也就是說，在每個存儲器模i央RBLK0-3 中開通連接開關BT。在S22到S28的每個步驟中，LSI測試器測量待機電 流。如果存儲器模塊RBLK在字線WL和位線BL之間存在洩漏故障，則如果 對存儲器模塊RBLK解除切斷功能，那麼待機電流變大。接下來，比如使用LSI測試器，來確定在步驟S20中測量的待機電流與在 步驟S22到S28中測量的待機電流之間的差。如果電流差大於預定值(判決 值)，那麼確定存儲器模塊RBLK在字線WL和位線BL之間存在故障。在這 種情況下，執行詳細的測試，或者執行對故障的救濟操作。並且在上述的第二十一實施例中，也可以獲得與上述的那些實施例中相 同的優點。進一步的，通過測試電路36N，可以很容易的檢測在字線WL和 位線BL之間存在具有洩漏故障的存儲器模±央RBLK。圖38示出第二十二實施例。對於相同的組件，使用與上述實施例中相同 的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成 測試電路36P，操作控制電路24P以及開關控制電路26P，而非在第二十一實 施例中的測試電路36N，操作控制電路24N以及開關控制電路26N (圖 35)。其它的組件，與第二十一實施例中的那些組件是相同的。當接收測試信號TS1-2時，測試電路36P輸出用於執行第三測試或者第四 測試的測試控制信號TCNT。響應於存取請求RD、 WR或者RREQ，並且也 響應於測試控制信號TCNT，操作控制電路24P執行操作。當接收到用於執行 第三測試的測試控制信號TCNT時，操作控制電路24P從普通操作模式改變 到測試模式，並將從響應於存取請求RD、 WR或者RREQ關斷預充電開關 PRE時到激活字線WL時之間的時間周期設置得長於不執行測試的普通操作 模式中的時間。也就是說，當執行第三測試時，將從預充電控制信號BRSO改 變到低邏輯電平時到字線激活信號WLZ改變到高邏輯電平時之間的時間周期 設置得長於在普通操作模式下的時間。當接收到用於執行第四測試的測試控制信號TCNT時，操作控制電路24P
從普通操作模式改變到測試模式，並且將從響應於存取請求RD、 WR或者RREQ激活字線WL時到激活靈敏放大器SA時之間的時間周期設置得更長。 也就是說，當執行第四測試時，將從字線激活信號WLZ改變到高邏輯電平時 到靈敏放大器激活信號LEZ改變到高邏輯電平時之間的時間周期設置得長於 普通操作模式下的時間。比如，當接收到用於執行第三或者第四測試的測試 控制信號TCNT時，解除切斷功能。順便說一句，也可以不解除切斷功能。圖39示出第二十二實施例的操作的概要。在普通操作模式NRML中的波 形和第一實施例中的(圖6)是一樣的。在第三測試TEST3中，從預充電控 制信號BRS改變到低邏輯電平時到激活字線WL時之間的時間Tl長於普通操 作模式NRML中的時間。因此，例如，如果在字線WL和位線BL之間存在 洩漏故障，則在預充電控制信號BRS變到低邏輯電平之後，位線BL的電壓 從預充電電壓VPR降到字線WL的復位電壓(比如，地電壓)。因此，當激 活字線WL並從存儲器單元MC讀取數據到位線BL的時候，位線BL的電壓 低於位線/BL的電壓(=VPR)。因此，在讀操作RD中沒有放大正確的數據 信號，並且可以檢測到字線WL和位線BL之間的洩漏故障。以同樣的方式，在第四測試TEST4中，從激活字線WL時到靈敏放大器 激活信號LEZ改變到高邏輯電平時之間的時間T2長於普通操作模式NRML 下的時間。因此，例如，如果在字線WL和位線BL之間存在洩漏故障，則在 激活字線WL之後，從存儲器單元MC中讀入位線BL的數據的電壓降到字線 WL的復位電壓(比如，地電壓)。因此，當激活靈敏放大器激活信號LEZ 並且靈敏放大器SA開始放大操作的時候，位線BL的電壓低於位線/BL的電 壓(=VPR)。因此，在讀操作RD中，沒有放大正確的數據信號，並且可以 檢測到在字線WL和位線BL之間的洩漏故障。如果沒有解除切斷功能，則在第三和第四測試TEST34中，預充電控制 信號BRS和開關控制信號BT具有與普通操作模式NRML中相同的波形。圖40示出了存儲器核心28的存儲器模塊RBLK的細節。比如，每個存 儲器模塊RBLK具有256個字線WL0-255，兩個冗餘字線RWL0-1， 1024對位 線對BL和/BL，以及一對冗餘的位線RBL和/RBL。在字線WL和位線BL或 /BL的交點處的圓表示存儲器單元MC。在執行第三測試TEST3和第四測試 TEST4之前，將邏輯1數據寫入所有的存儲器單元MC中。比如，如果在連接到圖中的黑圓圈表示的存儲器單元MC上的字線WL3 和位線BL2之間存在洩漏故障，則當激活字線WLO、 WL3、 WL4、 WL7等以 存取連接到位線BL2的存儲器單元MC時，檢測到故障。相反地，當存取連 接到位線/BL2的存儲器單元MC的時候，因為在放大操作期間，位線BL2作 為參考位線，並且改變到低邏輯電平，所以沒有檢測到故障。如果在字線WL和位線BL之間存在洩漏故障，則必須提供通過冗餘位線 對RBL和/RBL的救濟(列救濟)，而不是通過冗餘字線RWL0-1的救濟(行 救濟)。這是因為讀取故障(重寫故障)是發生在連接到具有洩漏故障的位 線BL2上的所有存儲器單元MC中的。為了執行列救濟，僅僅需要引起比冗 餘字線RWL0-1的數目更多的字線故障。更具體而言，通過存儲器單元MC 連接到位線BL2的字線WL (WL0， WL3， WL4等)需要被存取三次或者更 多次。如果順序地存取字線WL，則通過順序地對"冗餘字線RWL數目+2" 的兩倍以上數目的字線WL進行存取，可以強制地提供列救濟。並且在上述的第二十二實施例中，也可以獲得與上述的那些實施例中相 同的優點。進一步地，當在字線WL和位線BL之間存在洩漏故障時，可以強 制地提供列救濟。這可以提高救濟效率以及存儲器MEM的產量(yield)。圖41示出第二十三實施例。對於相同的組件，使用與上述實施例中相同 的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成 測試電路36Q,而不是在第二十二實施例中的測試電路36P (圖38)。並 且，新形成測試輸出端子TOUT。其它的組件，與第二十二實施例中的那些 組件是相同的。測試電路36Q具有如下功能通過輸出測試存取請求到操作控制電路 24P以存取多個字線WL，來執行第三測試TEST3和第四測試TEST4。測試電 路36Q還具有如下功能通過在執行第二十二實施例中所述的第三測試 TEST3或者第四測試TEST4時通過數據總線DB接收讀取數據，來檢測故障 的發生。進一步的，測試電路36Q具有如下功能當在字線WL和位線BL之 間檢測到洩漏故障時，輸出故障檢測信號TOUT到測試輸出端子TOUT。也 就是說，測試電路36Q具有BIST (內置自測試)電路的功能。
圖42示出第二十三實施例中的存儲器系統。省略與圖4中所示的那些相 同組件的詳細描述。在本發明中，安裝在存儲器系統中的CPU具有將存取請 求和測試請求輸出到存儲器MEM、以及接收來自存儲器MEM的故障檢測信 號TOUT (測試結果)的功能。例如，通過模式寄存器設置指令MRS重寫模 式寄存器32N的測試位TSl-2，從而通過存儲器MEM識別測試請求。當存儲 器MEM識別測試請求的時候，存儲器MEM通過測試電路36Q執行自測試。同樣在上述的第二十三實施例中，也可以獲得與上述的那些實施例中相 同的優點。進一步地，通過具有BIST功能的測試電路36Q,自動地執行第三 測試TEST3和第四測試TEST4，並且將測試結果通過測試輸出端子TOUT輸 出給存儲器系統中的CPU (控制器)，以便在沒有使用高價格設備比如LSI 測試器的情況下，可以檢測到在字線WL和位線BL之間存在洩漏故障的存儲 器模i央RBLK。因此，可以減少測試費用。在上述的第二十實施例(圖34)中，描述了通過在預充電電路PRE中設 置電流抑制元件ICNT，來構建存儲器核心的例子。然而，本發明不限於這個 實施例。比如，如圖43所示，可以將在第十九實施例(圖32)中的使用的副 預充電電路SPRE，加入到圖34所示的存儲器核心中。並且也如圖44所示， 可以將副預充電電路PRE從第十九實施例(圖32)中的存儲器核心中移除。 進一步地，如圖45所示，可以將電流抑制元件ICNT設置在圖44中的存儲器 核心中的副預充電電路SPRE中。並且，如圖46所示，可以將相互連接位線 BL和/BL的nMOS電晶體加入到圖44中的副預充電電路SPRE中。並且，如 圖47所示，可以將相互連接位線BL和/BL的nMOS電晶體加入到圖45中的 存儲器核心中的副預充電電路SPRE中。此外，可以將副預充電電路SPRE和 電流抑制元件ICNT加入到每個實施例中。如果加入了副預充電電路SPRE，則可以移除預充電電路PRE。在上述實施例中，已經描述了本發明應用到FCRAM (偽SRAM)中的例 子。然而，本發明並不局限於這些實施例。比如，本發明可以應用到DRAM 或者SDRAM。在這些例子中，將響應於外部刷新請求的外部刷新操作作為外 部存取操作進行執行。此外，本發明可以應用到SRAM、非易失性存儲器，
圖48示出了本發明的第二十四實施例。對於相同的組件，使用與上述實 施例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本發明中，半導體存儲器MEM例如是SDRAM。存儲器MEM包括時鐘緩衝器 40R、指令解碼器IOR、振蕩控制電路42R、刷新定時器12R、刷新請求生成 電路14、請求控制電路44R、刷新地址計數器16、地址緩衝器18、數據輸A/ 輸出緩衝器20、地址選擇電路22、操作控制電路24R、開關控制電路26R、 以及存儲器核心28。如圖4中所示，存儲器MEM與CPU —起構成存儲器系 統。當時鐘使能信號CKE位於高邏輯電平時，時鐘緩衝器40R輸出時鐘信號 CLK，作為內部時鐘信號ICLK。將內部時鐘信號ICLK提供給與時鐘信號 CLK同步操作的電路，這些電路比如是指令解碼器IOR、地址緩衝器18、數 據輸入席俞出緩衝器20和操作控制電路24R。當時鐘使能信號CKE位於低邏 輯電平時，時鐘緩衝器40R停止輸出內部時鐘信號ICLK。當內部時鐘信號 ICLK停止時，存儲器MEM進入低功率(power-down)模式，在該模式中， 將接收外部存取請求等的輸入電路(比如指令解碼器IOR、地址緩衝器18和 數據輸入/ll出緩衝器20)禁止。在禁止了輸入電路的情況下，減少了輸入電 路中的供電電流，這導致大大降低了存儲器MEM的功耗。隨著時鐘使能信號 CKE從低邏輯電平變化到高邏輯電平，存儲器MEM從低功率模式退出，以 返回普通操作模式。指令解碼器IOR輸出根據指令信號CMD的邏輯電平識別的指令，作為用 於執行存儲器核心28的存取操作的讀指令RD、寫指令WR、刷新指令REF 等。並且，當指令信號CMD指示自刷新指令的進入的時候，指令解碼器10R 激活自刷新模式信號SELFZ，並且當指令信號CMD指示自刷新指令的退出的 時候，指令解碼器IOR禁止自刷新模式信號SELF。當提供內部時鐘信號 ICLK的時候，指令解碼器10R禁止低功率模式信號PDZ，並且當停止提供內 部時鐘信號ICLK的時候，指令解碼器10R激活低功率模式信號PDZ。指令 RD、 WR和PDZ是用於執行存儲器核心28的存取操作的外部存取請求。比 如，指令信號CMD包括晶片選擇信號/CS、行地址選通信號/RAS、列地址選 通信號/CAS，以及寫入使能信號/WE。或者低功率模式信號PDZ的時候，振蕩控 制電路42R激活振蕩使能信號OENZ。當激活振蕩使能信號OENZ的時候， 刷新定時器12R (信號生成電路)進行操作以輸出振蕩信號OSC (定時信 號)，並且當禁止振蕩使能信號OENZ的時候，刷新定時器12R停止它的操 作。請求控制電路44R與刷新請求信號RREQ同步地輸出刷新請求信號 RREQZ或者預充電請求信號PREQZ。如圖49所示，用低功率模式信號PDZ 來屏蔽刷新請求信號RREQZ的輸出。刷新地址計數器16執行與刷新終止信號RENDZ同步的計數操作，並且 更新刷新地址信號RRAD，其中刷新終止信號RENDZ是與刷新操作的完成相 同步地產生的。通過操作控制電路24R生成刷新終止信號RENDZ。地址選擇 電路22將刷新地址信號RRAD作為內部行地址信號IRAD輸出給存儲器核心 28，以響應於刷新請求信號RREQZ的激活而執行刷新操作。操作控制電路 24R輸出控制信號WLZ、 LEZ、 BT0和BRS0，其中這些信號可以導致存儲器 核心28執行響應於讀指令RD、寫指令WR、刷新指令REF (外部存取請 求)或者刷新請求信號RREQZ (內部存取請求)的讀操作、寫操作、或者刷 新操作。進一步地，操作控制電路24R響應於預充電請求信號RREQZ，輸出 用於對位線BL和/BL進行預充電的預充電控制信號BRS0。在普通操作模式中提供讀指令RD、寫指令WR和刷新指令REF。在自刷 新模式中生成刷新請求信號RREQZ。在自刷新模式和低功率模式中生成預充 電請求信號PREQZ。開關控制電路26R僅在預定周期期間，響應於預充電控制信號BRS0，將 在自刷新模式中不執行自刷新操作的存儲器模塊RBLK的預充電控制信號 BRS (來自BRS0IV0R， BRS1I71R， BRS2I72R和BRS3I73R的三對)設置到 高邏輯電平。並且，開關控制電路26R僅在預定周期期間，響應於預充電控 制信號BRS0，將所有存儲器模塊RBLK的預充電控制信號BRS設置到高邏 輯電平。執行自刷新操作存儲器模塊RBLK的預充電控制信號BRS的波形與 圖6中的BRS2L和BRS2R的波形是相同的。在普通操作模式中的開關控制電 路26R的操作與圖5中的激活周期ACT的操作和圖6中的操作是相同的。圖49示出了圖48中的振蕩控制電路42R和請求控制電路44R的細節。
振蕩控制電路42R利用OR電路構成。請求控制電路44R具有AND電路，該 AND電路接收低功率信號PDZ的反相邏輯和刷新請求信號RREQ。請求控制 電路44R輸出刷新請求信號RREQ作為預充電請求信號PREQZ，並且在沒有 激活低功率信號PDZ的時候，輸出與刷新請求信號RREQ同步的刷新請求信 號RREQZ。也就是說，如圖50中所示，在自刷新模式和低功率模式下，與 刷新請求信號RREQ同步地生成預充電請求信號PREQZ。僅僅在自刷新模式 下，與刷新請求信號RREQ同步地生成刷新請求信號RREQZ，並且在低功率 模式下，禁止其生成。圖50示出第二十四實施例的操作。僅僅在自刷新周期SELFP中激活自刷 新模式信號SELFZ。僅僅在低功率周期PDP中激活低功率模式信號PDZ。因 此，僅僅在自刷新周期SELFP和低功率周期PDP中輸出振蕩信號OSC，並且 在普通操作模式周期NRMP中不輸出振蕩信號OSC。換句話說，與偽SRAM 形成對照的是，僅僅響應於外部刷新請求REF，在SDRAM中執行在普通操 作模式中的自刷新操作。僅僅在自刷新周期SELFP中，響應於刷新請求信號 RREQZ (內部存取請求)，執行自刷新操作，其中刷新請求信號RREQZ在 存儲器MEM中周期性地生成。在自刷新周期SELFP中，請求控制電路44R響應於刷新請求信號 RREQ，輸出刷新請求信號RREQZ和預充電請求信號PREQZ。在低功率周期 PDP中，請求控制電路44R僅響應於刷新請求信號RREQ而輸出預充電請求 信號PREQZ，並且禁止刷新請求信號RREQZ的生成。順便說一句，在本實 施例中，切斷功能不依賴於操作模式，並且對所有的存儲器模塊RBLK0-3設 置切斷功能。普通操作模式是允許接收外部存取請求RD、 WR和REF的外部操作模 式。自刷新模式和低功率模式是禁止接收外部存取請求RD、 WR和REF的內部操作模式。圖51示出第二十四實施例的自刷新模式下的操作。省略了與上述的圖5 中的相同的操作的詳細描述。與上述的實施例相類似，在圖51中由X標記表 示的故障存儲器模塊用冗餘電路(冗餘字線或者冗餘位線)來替代具有洩漏 故障的字線WL或位線BL和/BL。響應於為每個刷新請求信號RREQZ生成的刷新地址信號RRAD，順序地切換執行自刷新操作SREF的存儲器模塊 RBLK。自刷新操作SREF的波形與圖5中的是相同的。此外，在本實施例中，不執行自刷新操作SREF的存儲器模塊RBLK接收 預充電控制信號BRS，該預充電控制信號BRS響應於預充電請求信號 PREQZ，暫時改變成高邏輯電平。因此執行位線BL和/BL的預充電操作。在 每個存儲器模塊RBLK中，在自刷新模式下較不經常執行自刷新操作SREF。 因此，如果設置切斷功能，則在很長時間裡將預充電控制信號BRS設置成低 電平。通常，不影響通常操作的微小洩漏路徑存在於位線BL和/BL與地線 VSS之間。由於該洩漏路徑，處於漂浮狀態的位線BL和/BL的電壓電平從預 充電電平VPR開始隨時間流逝逐漸降低。然而，在本實施例中，周期性地執行預充電操作。因此，在字線WL和 位線BL (或/BL)之間的短路是物理上存在的，即使設置切斷功能，也將位 線BL和/BL的電壓電平保持在預充電電平VPR。換句話說，即使字線WL和 位線BL (或/BL)之間的短路是物理上存在的，也可以通過切斷功能使洩漏 電流最小化，並且可以將位線BL和/BL的電壓電平保持在預充電電平VPR。 因此，可以防止在從自刷新模式返回到普通操作模式之後，靈敏放大器SA在 自刷新操作SREF或者存取操作RD、 WR或者REF中的誤動作。更具體地， 可以防止保持邏輯"0"的存儲器單元MC的讀取裕度的減少。圖52示出第二十四實施例的低功率模式的操作。在低功率模式禁止外部 存取請求RD、 WR和REF的接收，並且也禁止刷新請求信號RREQZ (內部存取請求)的生成。因此，響應於刷新請求信號RREQ，僅僅生成預充電請 求信號PREQZ。所有的存儲器模塊RBLK0-3接收預充電控制信號BRS，預充 電控制信號BRS響應於預充電請求信號PREQZ，暫時改變成高邏輯電平。接 著，在所有的存儲器模塊RBLK中執行預充電操作。因此，與自刷新操作相 類似，即使在字線WL和位線BL (或/BL)之間物理上存在短路，也可以通 過切斷功能使洩漏電流最小化，並且可以將位線BL和/BL的電壓電平保持在 預充電電平VPR。同樣在上述的第二十四實施例中，也可以獲得與上述的那些實施例中相 同的優點。進一步地，在本實施例中，即使在位線BL和/BL的漂浮周期較
長，也設置切斷功能，並且將位線BL和/BL的電壓電平保持在預充電電平 VPR。因此，可以防止在從自刷新模式或者低功率模式返回到普通操作模式 以後，在存取操作RD、 WR或者REF中靈敏放大器SA的誤動作。圖53示出本發明的第二十五實施例。對於相同的組件，使用與第一、第 二和第二十四實施例中相同的符號和附圖標記，因此，在此忽略對其的詳細 描述。在本實施例中，形成開關控制電路27R，而非在第二十四實施例中的 開關控制電路26R。並且，與第二實施例相類似，存儲器MEM具有熔絲電路 30 (洩漏存儲器單元)。其它的組件，與第二十四實施例中的那些組件是相 同的。也就是說，存儲器MEM比如是SDRAM。如圖4所示，存儲器MEM 與CPU —起構成存儲器系統。在本實施例中，與第二實施例相類似，熔絲電路30輸出表示故障存儲器 模塊RBLK的模塊地址FAD。熔絲電路30可以使用存儲故障存儲器模塊 RBLK的模塊地址的冗餘熔絲電路，以用冗餘存儲器模塊RRBLK (未示出) 來替代故障存儲器模塊RBLK，或者電路可以與冗餘的熔絲電路分開地形 成。開關控制電路27R僅僅對故障存儲器模塊RBLK設置切斷功能，並且對 任何的良好存儲器模塊RBLK，解除切斷功能。圖54示出第二十五實施例的自刷新模式的操作。省略了與上述的圖5和 51中的相同操作的詳細描述。在本實施例中，在良好存儲器模塊RBLK1和3 中，預充電控制信號BRS在不包括自刷新操作SREF周期的自刷新模式中保 持在高邏輯電平。在故障存儲器模塊RBLK0和2中，預充電控制信號BRS響 應於預充電請求信號PREQZ，暫時改變為高邏輯電平。當預充電控制信號 BRS位於高邏輯電平時，圖3中所示的預充電電路PRE開通，以提供預充電 電壓VPR給位線BL和/BL。圖55示出了第二十五實施例的低功率模式的操作。省略對與上述的圖52 中的相同操作的詳細描述。並且，在低功率模式中，如同在自刷新模式中一 樣，僅在故障存儲器模塊RBLK0和2中，響應於預充電請求信號PREQZ，預充電控制信號BRS暫時改變到高邏輯電平。在低功率模式中，在良好存儲器 模塊RBLK1和3中，將預充電控制信號BRS保持在高邏輯電平。因此，僅僅 在故障存儲器模塊RBLK0和2中，開3I/關斷預充電電路PRE。
同樣在上述的第二十五實施例中，也可以獲得與上述的第一、第二和第 二十四實施例中相同的優點。進一步地，在本實施例中，通過僅僅對故障存儲器模塊RBLK設置切斷功能，可以防止連接開關BT和預充電電路PRE的 浪費操作，並且可以進一步的減少待機電流。圖56示出在第二十六實施例中的振蕩控制電路42R和請求控制電路45R 的細節。對於相同的組件，使用與第一和第二十四實施例中相同的符號和附 圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成請求控制電 路45R，而非在第二十四實施例中的請求控制電路44R。其它的組件，與第二 十四實施例中的那些組件是相同的。即，存儲器MEM比如是SDRAM。如圖 4所示，存儲器MEM與CPU —起構成存儲器系統。請求控制電路45R在接收圖49所示的低功率模式信號的反相器和NAND 門之間，具有脈衝調整電路PLS (屏蔽電路)。脈衝調整電路PLS (屏蔽電 路)利用延遲電路DLY1和AND電路構成，所述延遲電路DLY1用於延遲低 功率使能信號PDENX的禁止定時，直到其位於低功率模式信號PDZ的禁止 定時之後。圖57示出第二十六實施例的操作。圖57示出了一個例子，在該例子中， 響應於時鐘使能信號CKE的激活，存儲器MEM從低功率模式(PDP)中退 出，並轉移到普通操作模式(NRMP)。由於脈衝調整電路PLS，低功率使能 信號PDENX的禁止定時被延遲(圖57 (a))。因此，在從低功率模式退出 以後，在延遲電路DLY1的延遲時間Tl期間，禁止刷新請求信號RREQZ (內部存取請求)的生成(圖57 (b))。在低功率模式和普通操作模式中，沒有產生刷新請求信號RREQZ。然 而，如圖57中的括號所示，當從低功率模式切換到普通操作模式的時候，如 果從刷新請求生成電路14中輸出刷新請求信號RREQ，則當從低功率模式中 退出的時候，可能輸出刷新請求信號RREQZ (圖57 (c))。另一方面，在 普通操作模式中，諸如讀指令RD的外部存取請求是與存儲器MEM的內部操 作相異步地提供給存儲器MEM的(圖57 (d))。因此，當普通操作模式開 始的時候，外部存取請求和內部存取請求RREQZ可能會發生衝突，有必要防 止這種衝突。
同樣在上述的第二十六實施例中，也可以獲得與上述的第一和第二十四 實施例中相同的優點。進一步地，在本實施例中，通過在從低功率模式切換到普通操作模式時，將刷新請求信號RREQZ的生成禁止一段預定的時間，可 以防止外部存取請求和內部存取請求RREQZ之間的衝突，因此可以防止存儲 器MEM的誤動作。圖58示出本發明的第二十七實施例。對於相同的組件，使用與第一和第 二十四實施例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。 在本實施例中，存儲器核心28S利用一個存儲器模塊RBLK構成。因此，存 儲器核心28S沒有用於將存儲器模塊RBLK與靈敏方文大器SA相連的連接開關 BT。並且，用於控制存儲器核心28S操作的操作控制電路24S和開關控制電 路26S，與第二十四實施例中的是不同的，不同之處在於不輸出開關控制信號 BT。進一步地，存儲器MEM具有與刷新定時器12R分開的專用預充電定時 器46S，該專用預充電定時器46S以預定周期輸出預充電請求信號PREQZ。 因此，可以與振蕩信號OSC的周期無關地設置預充電請求信號PREQZ的周 期。因為可以獨立地設置預充電定時器46S,所以不需要請求控制電路44R (圖48)，其中請求控制電路44R用於從刷新請求信號RREQ生成刷新請求 信號RREQZ和預充電請求信號PREQZ。其它的組件，與第二十四實施例中 的那些組件是相同的。即，存儲器MEM比如是SDRAM。如圖4所示，存儲 器MEM與CPU —起構成存儲器系統。預充電定時器46S在低功率模式和自刷新模式中周期性地輸出預充電請 求信號PREQZ。刷新定時器12R僅僅在自刷新模式中周期性地輸出振蕩信號 OSC。除了預充電請求信號PREQZ沒有與振蕩信號OSC同步之外，存儲器 MEM的基本操作與上述的圖50中的操作是相同的。圖59示出第二十七實施例的自刷新模式下的操作。在本實施例中，刷新 請求信號RREQZ和預充電請求信號PREQZ是相互異步地產生的(圖59 (a， b))。操作控制電路24S與刷新請求信號RREQZ和預充電請求信號PREQZ 相同步地產生預充電控制信號BRS (圖59 (c， d))。然而，刷新請求信號 RREQZ和預充電請求信號PREQZ可以重疊。在這種情況下，操作控制電路 24S屏蔽預充電請求信號PREQZ，並且僅僅響應於刷新請求信號RREQZ，產 生預充電控制信號BRS (圖59 (e))。同樣在上述的第二十七實施例中，也可以獲得與上述的第一和第二十四 實施例中相同的優點。進一步地，在本實施例中，可以與振蕩信號OSC的周 期無關地設置預充電請求信號PREQZ的周期。因此，比如，可以通過將預充 電請求信號PREQZ的周期設置得更長，以減少存儲器MEM的功耗。換句話 說，可以根據位線BL和/BL的洩漏電流量，設置預充電請求信號PREQZ的 生成周期。圖60示出本發明的第二十八實施例。對於相同的組件，使用與第一和第 二十四實施例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。 在本實施例中，形成請求控制電路44T，而非第二十四實施例中的請求控制電 路44R。並且，存儲器MEM具有熔絲電路48T (程序電路)。其它的組件， 與第二十四實施例中的那些組件是相同的。也就是，存儲器MEM比如是 SDRAM。如圖4所示，存儲器MEM與CPU—起構成存儲器系統。熔絲電路48T根據內置熔絲的程序狀態，輸出預充電屏蔽信號PMSK。 比如，在熔絲被切斷的時候，將預充電屏蔽信號PMSK設置成高邏輯電平， 並且在沒有切斷熔絲時，將預充電屏蔽信號PMSK設置成低邏輯電平。當接 收位於高邏輯電平的預充電屏蔽信號PMSK的時候，請求控制電路44T停止 預充電請求信號PREQZ的生成。因此，在低功率模式下禁止預充電操作。除 了響應於刷新請求信號RREQZ的操作之外，禁止自刷新模式下的預充電操 作。在本實施例中，如果在製造存儲器MEM之後的操作測試中，通過估算待 機電流等，將位線BL和/BL的洩漏電流的量確定為非常小，那麼對熔絲電路 48T的內部狀態進行編程。因此可以停止預充電請求信號PREQZ的生成，並 且可以減少預充電電路PRE的操作頻率。因此，可以減少低功率模式和自刷 新模式下的存儲器MEM的功耗。比如，當接收處於高邏輯電平的預充電屏蔽信號PMSK的時候，請求控 制電路44T可以僅在自刷新模式下停止預充電請求信號PREQZ的生成。因 此，通過自刷新模式下的自刷新操作，將位線BL和/BL設置為預充電電壓 VPR，並且響應於低功率模式下的預充電請求信號PREQZ，將位線BL和/BL 設置為預充電電壓VPR。因此，可以防止在低功率模式下位線BL和/BL維持 在漂浮狀態，並且也可以防止從自刷新模式返回到普通操作模式之後，在存取操作RD、 WR或者REF中靈敏放大器SA的誤動作。並且在上述的第二十八實施例中，也可以獲得與上述的第一和第二十四 實施例中相同的優點。進一步地，在本實施例中，可以根據所製造的存儲器 MEM的特性，進一步減少在低功率模式和自刷新模式下的功耗。圖61示出本發明的第二十九實施例。對於相同的組件，使用與第一、第 二十四和第二十八實施例中相同的符號和附圖標記，因此，在此忽略對其的 詳細描述。在本實施例中，形成指令解碼器10U和請求控制電路44T，而非 第二十四實施例中的指令解碼器IOR和請求控制電路44R。並且，存儲器 MEM具有模式寄存器50U (寄存器電路)。其它的組件，與第二十四實施例 中的那些組件是相同的。也就是，存儲器MEM比如是SDRAM。如圖4所 示，存儲器MEM與CPU —起構成存儲器系統。通過向在第二十四實施例中的指令解碼器10R增加用於對模式寄存器設 置指令MRS進行解碼的功能，構建指令解碼器10U。模式寄存器50U根據地 址信號RAD (外部數據)的值，設置內置存儲器單元的值，其中地址信號 RAD與模式寄存器設置指令MRS —起提供。 一個存儲器單元表示預充電屏蔽 位PMSK。比如，當將"0"設置給預充電屏蔽信號PMSK的時候，模式寄存 器50U輸出處於低邏輯電平的預充電屏蔽信號PMSK，並且當將"1"設置給 預充電屏蔽信號PMSK的時候，模式寄存器50U輸出處於高邏輯電平的預充 電屏蔽信號PMSK。模式寄存器50U還具有用於設置存儲器MEM的操作規格 的存儲器單元，存儲器MEM的操作規格比如是脈衝串(burst)長度和數據時 延(data latency)。請求控制電路44T的操作與第二十八實施例中的那些操作 是相同的。並且在上述的第二十九實施例中，也可以獲得與上述的第一、第二十四 和第二十八實施例中相同的優點。進一步地，在本實施例中，因為在測試存 儲器MEM之後可以設置模式寄存器50U，所以比如，在組裝存儲器MEM之 後，可以設置預充電請求信號PREQZ的輸出的禁止/許可。因此，比如，可以 使用己經使用了很長時間的存儲器MEM，估算有關洩漏電流的位線BL和/BL 的可靠性。
圖62示出了本發明的第三十實施例。對於相同的組件，使用與第一和第二十四實施例中相同的符號和附圖標記，因此，在此忽略對其的詳細描述。在本實施例中，形成請求控制電路44V，而非第二十四實施例中的請求控制 電路44R。請求控制電路44V輸出刷新選擇信號REFSEL給地址選擇電路 22。其它的組件，與第二十四實施例中的那些組件是相同的。也就是，存儲 器MEM比如是SDRAM。如圖4所示，存儲器MEM與CPU—起構成存儲器 系統。圖63示出了圖62中所示的請求控制電路44V的細節。請求控制電路44V 具有級聯的延遲電路DLY2， DLY3 (第一延遲電路)和DLY4 (第二延遲電 路)，用於順序地延遲刷新請求信號RREQ (定時信號)。從一 AND電路輸 出刷新選擇信號REFSEL，該AND電路接收延遲電路DLY2的輸出和低功率 模式信號PDZ的反相邏輯。從延遲電路DLY3輸出預充電請求信號PREQZ。 從一 AND電路輸出刷新請求信號RREQZ，該AND電路接收延遲電路DLY4 的輸出和低功率模式信號PDZ的反相邏輯。地址選擇電路22響應於刷新選擇 信號REFSEL的激活(比如，高邏輯電平)，在預定周期內將刷新地址信號 RRAD作為內部地址信號IRAD輸出給存儲器核心28。在沒有激活刷新選擇 信號REFSEL的時候(比如，低邏輯電平)，地址選擇電路22將行地址信號 RAD作為內部地址信號1RAD輸出給存儲器核心28。在本實施例中，響應於刷新請求信號RREQ，在自刷新模式中順序地產 生刷新選擇信號REFSEL，預充電請求信號PREQZ，刷新請求信號RREQZ。 因此，在向存儲器核心28輸出刷新地址信號RRAD之後，位線BL和/BL的 預充電開始，以啟動自刷新操作。相應地，例如，可以防止在行解碼器 RDEC對刷新地址信號RRAD進行解碼之前啟動自刷新操作。並且在上述的第三十實施例中，也可以獲得與上述的第一和第二十四實 施例中相同的優點。進一步地，在本實施例中，可以防止自刷新模式下的誤 動作。圖64示出本發明的第三十一實施例。對於相同的組件，使用與第一、第 二十四和第二十九實施例中相同的符號和附圖標記，因此，在此忽略對其的 詳細描述。在本實施例中，形成指令解碼器10U和請求控制電路44W，而非第二十四實施例中的指令解碼器IOR和請求控制電路44R。並且，存儲器 MEM具有模式寄存器50U。刷新地址計數器16執行與通過延遲電路DLY5延 遲刷新請求信號RREQ之後獲取的信號相同步的計數操作。延遲電路DLY5 的延遲時間長於從輸出刷新請求信號RREQ時到行解碼器RDEC完成刷新地 址信號RRAD的解碼時的時間周期。其它的組件，與第二十四實施例中的那 些組件是相同的。也就是，存儲器MEM比如是SDRAM。如圖4所示，存儲 器MEM與CPU—起構成存儲器系統。對於在本實施例中的存儲器MEM，可 以設置執行自刷新操作的存儲器模塊RBLK的數目。也就是，存儲器MEM 具有部分刷新功能。模式寄存器50U具有多個存儲器單元。存儲器單元的二個位表示部分設 置位PSET0-1。模式寄存器50U根據對存儲器單元設置的值，輸出部分設置 位PSET0-1。通過部分設置位PSET0-1，設置後面將要描述的部分刷新區域 PREFA。部分刷新區域PREFA是執行刷新操作的存儲器模塊RBLK。參考圖 65，將描述部分刷新區域PREFA。通過向第二十四實施例中的請求控制電路44R增加根據部分設置信號 PSET0-1和刷新地址信號RRAD4-5來屏蔽刷新請求信號RREQZ的輸出的功 能，來構造請求控制電路44W。與第二十四實施例相類似，響應於刷新請求 信號RREQZ，通過所有的存儲器模塊RBLK，輸出預充電請求信號PREQZ。圖65示出了部分刷新區域PREFA。加陰影的存儲器模塊RBLK是部分刷 新區域PREFA，在部分刷新區域PREFA中，允許執行自刷新操作。在白存儲 器模塊RBLK中，禁止刷新操作。可以保持數據容量，並且功耗隨著部分刷 新區域PREFA的尺寸的增加而提高。相反的，可以保持數據容量，並且功耗 隨著部分刷新區域PREFA的尺寸的減小而降低。如果通過模式寄存器設置指令MRS設置的部分設置信號PSET0-1的兩個 值都是低邏輯電平L，則在部分刷新區域PREFA中設置所有的存儲器模塊 RBLK0-3 (全部)。如果部分設置信號PSET0-1具有值H和L，則在部分刷新 區域PREFA中設置存儲器模塊RBLK0-1 (1/2)。如果部分設置信號PSET0-1 具有值L和H，則僅在部分刷新區域PREFA中設置存儲器模塊RBLKO (1/4)。如果部分設置信號PSET0-1的兩個值都是高邏輯電平H，那麼禁止
所有存儲器模塊RBLK0-3的刷新操作(無)。順便說一下，通過從地址選擇電路22輸出的行地址信號IRAD的兩位 IRAD4-5，選擇存儲器模塊RBLK0-3。比如，當將部分刷新區域PREFA設置 成"全部"的時候，如果行地址信號IRAD4-5具有值L和L，則選擇存儲器 模塊RBLK0。類似的，如果行地址信號IRAD4-5具有值H和L， L禾[1H，以 及H和H，則分別選擇存儲器模塊RBLK1， RBLK2和RBLK3。當設置另外 一個部分刷新區域PREFA的時候，如圖66所示，通過請求控制電路44W, 確定在行地址信號IRAD4-5的值和執行自刷新操作的存儲器模塊RBLK之間 的關係。圖66示出第三十一實施例的自刷新模式下的操作。如果部分設置信號 PSET0-1所具有的電平是L和L，則在部分刷新區域PREFA中設置所有的存 儲器模塊RBLK0-3 (全部)。在這種情況下，請求控制電路44W與所有的刷 新請求信號RREQ相同步地生成刷新請求信號RREQZ。接著，與刷新請求信 號RREQZ相同步，順序地執行通過刷新地址信號RRAD4-5的邏輯值選擇的 存儲器模塊RBLK0-3的自刷新操作。圖66中的REFBLK表示在其中執行自 刷新操作的存儲器模塊RBLK的數目。如果部分設置信號PSET0-1具有電平H和L，則設置存儲器模塊RBLKO-1，作為部分刷新區域PREFA (1/2)。在這種情況下，只有當刷新地址信號 RRAD5位於高邏輯電平的時候，請求控制電路44W才生成與刷新請求信號 RREQ相同步的刷新請求信號RREQZ。接著，順序地執行存儲器模塊 RBLK0-1的自刷新操作，其中存儲器模塊RBLK0-1僅僅由刷新地址信號 RRAD4的邏輯值進行選擇。如果部分設置信號PSET0-1具有電平L和H，則僅僅在部分刷新區域 PREFA中設置存儲器模塊RBLKO (1/4)。在這種情況下，只有當刷新地址信 號RRAD4-5位於高邏輯電平的時候，請求控制電路44W才生成與刷新請求信 號RREQ相同步的刷新請求信號RREQZ。接著，順序地執行存儲器模塊 RBLKO的自刷新操作，其中存儲器模塊RBLKO由刷新地址信號RRAD4-5的 反相邏輯的值進行選擇。如果部分設置信號PSET0-1具有電平H和H，則沒有設置部分刷新區域PREFA。在這種情況下，請求控制電路44W禁止刷新請求信號RREQZ的輸 出。因此，禁止所有的存儲器模塊RBLK0-3的刷新操作。也就是說，不存在 刷新模塊REFBLK (無)。圖67示出了第三十一實施例的自刷新模式下的操作。對於與上述的圖5 和51中的相同操作，省略對其的詳細描述。在這個例子中，在存儲器模塊 RBLK0-1中設置部分刷新區域PREFA (部分的1/2)。因此，僅僅在存儲器模 塊RBLK0-1中執行自刷新操作SREF (圖67 (a， b))。當刷新地址信號 RRAD沒有示出刷新模塊REFBLK的時候，不輸出刷新請求信號RREQZ (圖 67 (c))。響應於刷新請求信號RREQ在所有存儲器模塊RBLK0-3中執行預 充電操作(預充電控制信號BRS的高電平脈衝)。同樣在上述的第三十一實施例中，也可以獲得與上述的第一和第二十四 實施例中相同的優點。進一步地，在本實施例中，在具有部分刷新功能的存 儲器MEM中，可以通過通過切斷功能使洩漏電流最小化，並且也可以將處於 自刷新模式下的位線BL和/BL的電壓電平保持在預充電電平VPR。因此，可 以防止從自刷新模式返回到普通操作模式之後，在存取操作RD、 WR或者 REF中靈敏放大器SA的誤動作。圖68示出本發明的第三十二實施例的自刷新模式下的操作。對於相同的 組件，使用與第一、第二十四和第三十一實施例中相同的符號和附圖標記， 因此，在此忽略對其的詳細描述。在本實施例中，僅僅通過在部分刷新區域 PREFA中設置的存儲器模塊RBLK0-1，執行響應於預充電請求信號PREQZ 的預充電操作。沒有在部分刷新區域PREFA中設置的存儲器模塊RBLK2-3在 自刷新模式下，不接收預充電控制信號BRS，因此，不執行預充電操作。因 此，通過向第三十一實施例的開關控制功能26R增加基於部分設置信號 PSET0-1來確定執行預充電操作的存儲器模塊RBLK和輸出預充電控制信號 BRS的功能，從而構建本實施例中的開關控制電路(未示出)。同樣在上述的第三十二實施例中，也可以獲得與上述的第一、第二十四 和第三十一實施例中相同的優點。在上述的第三到二十三實施例中，與第二十四到二十六以及第二十八到 第三十二實施例相類似，可以響應於刷新請求信號RREQ，在自刷新模式中
執行預充電操作。在上述的第二十七實施例中(圖58)，已經描述了一個例子，在該例子 中，預充電定時器46S周期性地生成預充電請求信號PREQZ。然而，本發明 不局限於這些。比如，通過在存儲器MEM中設置諸如熔絲電路的程序電路， 並根據程序狀態調整預充電定時器46S的操作，可以使預充電請求信號 PREQZ的周期成為可變的。在製造存儲器MEM之後的初始狀態中，比如， 將程序電路設置成禁止預充電請求信號PREQZ輸出的值。通過根據存儲器 MEM中的待機電流的值對程序電路進行編程，可以對每個存儲器MEM防止 靈敏放大器SA的誤動作，並使在低功率模式和自刷新模式下的功耗最小化。 在製造存儲器MEM之後，可以使用LSI測試器或者類似物估算待機電流的長 度。在上述的第二十四到第三十一實施例中，已經描述了一些例子，在這些 例子中，響應於預充電請求信號PREQZ，暫時執行所有存儲器模塊RBLK的 預充電操作。然而，本發明不局限於這些。比如，對於每個預充電請求信號 PREQZ，可以順序地移動用於暫時執行預充電操作的存儲器模塊RBLK。圖69與圖51相對應，並且對於每個預充電請求信號PREQZ，暫時執行 預充電操作的存儲器模塊移動，如RBLK2， 3， 1，...。比如，可以在開關控 制電路26R中設置移位寄存器，該移位寄存器在接收到預充電請求信號 PREQZ之後進行操作以輸出表示存儲器模塊RBLK0-3中的一個的預充電請求 信號，以移動暫時執行預充電操作的存儲器模塊RBLK。圖70與圖52相對應，並且圖71與圖54相對應。在圖70和71中，與圖 69相類似，對於每個預充電請求信號PREQZ，暫時執行預充電操作的存儲器 模塊移動，如RBLK2， 3， 1，…。但在圖71中，因為總是執行存儲器模塊 RBLK1和3的預充電操作，所以隱藏了響應於預充電請求信號PREQZ的暫時 預充電操作。通過從圖71中移除自刷新操作SREF，獲得了低功率周期PDP 的操作定時。在上述實施例中，X標記附加在字線WL和位線BL (或/BL)之間具有 洩漏故障的存儲器模塊RBLK上。在具有洩漏故障的存儲器模塊RBLK中， 產生洩漏故障的字線WL由冗餘字線RWL所替代。或者，產生洩漏故障的位
線對BL和/BL由冗餘位線對RBL和/RBL所替代。冗餘字線RWL或者冗餘位 線對RBL和/RBL設置在每個存儲器模塊RBLK中，或者設置在專用的冗餘存 儲器模塊RRBLK中。本發明所使用的半導體存儲器不局限於半導體存儲器晶片(半導體存儲 器件)，其可以是安裝在圖4中所示的SiP (系統封裝)或者CoC (晶片上的 晶片)，或者在系統LSI中實施的半導體存儲器核心(半導體存儲器宏)上 的半導體存儲器。或者，在CPU上實施的內置存儲器也是可以接受的。從詳細的描述中，實施例的多個特徵和優勢己經非常明顯了，因此，希 望通過所附權利要求書來覆蓋實施例的所有這些特徵和優勢，其中實施例的 所有這些特徵和優勢落入本發明真正的實質和範圍當中。進一步的，因為本 領域技術人員可以很容易地想到各種修改和改變，所以不希望將發明的實施 例限制到圖示和所描述的確切的構造和操作，因此，可能採用所有適合的修 改和等同物，這些修改和等同物落入本發明的範圍當中。
權利要求
1、一種半導體存儲器，包括一對存儲器模塊，每個存儲器模塊都具有多個存儲器單元，以及連接到所述的存儲器單元上的字線和位線；用於將所述的位線連接到預充電線上的預充電開關；由所述存儲器模塊共享的靈敏放大器；用於將所述的靈敏放大器連接到所述存儲器模塊的每個位線上的連接開關；以及開關控制電路，該開關控制電路用於控制所述預充電開關的操作，並且設置切斷功能以在不執行所述存儲器單元的存取操作的周期中關斷所述連接開關。
2、 根據權利要求1所述的半導體存儲器，其中在設置了所述的切斷功能的時候，所述的開關控制電路關斷所述預充電 開關，在存取操作期間，所述的開關控制電路開通與正被存取的存儲器模塊相 對應的連接開關，以解除所述切斷功能，以及當開始存取操作的時候，所述的開關控制電路暫時開通與正被存取的存 儲器模塊相對應的預充電開關。
3、 根據權利要求2所述的半導體存儲器，其中當存取操作完成的時候，所述的開關控制電路暫時開通與正被存取的存 儲器模塊相對應的預充電開關。
4、 根據權利要求1所述的半導體存儲器，還包括用於存儲有關故障存儲器模塊的信息的洩漏存儲器單元，所述故障存儲 器模塊存在字線和位線之間的洩漏故障，其中基於保存在所述洩漏存儲器單元中的信息，對於與所述的故障存儲器模 塊相對應的連接開關，設置所述的切斷功能，並且對於與沒有所述洩漏故障 的良好存儲器模塊相對應的連接開關，解除所述的切斷功能。
5、 根據權利要求4所述的半導體存儲器，還包括 外部待機周期，在該外部待機周期中，可以接收外部存取請求和內部存 取請求，和內部待機周期，在該內部待機周期中，禁止外部存取請求的接收，並且 僅僅可以接收內部存取請求，其中在所述的內部待機周期中沒有執行存取操作的周期，設置所述的切斷功 能，並且在所述的外部待機周期，解除所述的切斷功能。
6、 根據權利要求1所述的半導體存儲器，還包括外部待機周期，在該外部待機周期中，可以接收外部存取請求和內部存 取請求，和內部待機周期，在該內部待機周期中，禁止外部存取請求的接收，並且 僅僅可以接收內部存取請求，其中在所述的內部待機周期中沒有執行存取操作的周期，設置所述的切斷功 能，並且在所述的外部待機周期，解除所述的切斷功能。
7、 根據權利要求6所述的半導體存儲器，其中至少當從所述的外部待機周期切換到所述的內部待機周期之後，在生成 所述的內部存取請求之後，設置所述的切斷功能。
8、 根據權利要求7所述的半導體存儲器，還包括設置電路，該設置電路用於設置在設置所述的切斷功能之前的內部存取 請求的數目。
9、 根據權利要求6所述的半導體存儲器，其中在從所述的外部待機周期切換到所述的內部待機周期之後，執行響應於 所述的內部存取請求的第一存取操作之後，設置所述的切斷功能，並且在從所述的內部待機周期切換到所述的外部待機周期之後，響應於第一 外部或者內部存取請求，解除所述的切斷功能。
10、 根據權利要求1所述的半導體存儲器，還包括外部待機周期，在該外部待機周期中，可以接收外部存取請求和內部存 取請求，和內部待機周期，在該內部待機周期中，禁止外部存取請求的接收，並且 僅僅可以接收內部存取請求，其中對執行響應於所述內部存取請求的存取操作的存儲器模塊，在所述的內 部待機周期中，響應於所述的內部存取請求，解除所述的切斷功能，並且響 應於下一個內部存取請求，設置所述的切斷功能。
11、 根據權利要求1所述的半導體存儲器，還包括 生成負電壓的負電壓生成電路，其中所述連接開關利用nMOS電晶體構成，並且當關斷所述的連接開關時，所述的開關控制電路將由所述的負電壓生成電路生成的負電壓提供給所述nMOS電晶體的柵極。
12、 根據權利要求1所述的半導體存儲器，其中所述洩漏存儲器單元包括用於存儲所述故障存儲器模塊的位置的熔絲電路，和 可重寫地存儲暫時故障存儲器模塊的位置的寄存器電路，其中 相比於在所述熔絲電路中存儲的值，更加優先地輸出所述寄存器電路中 存儲的值，作為有關故障存儲器模塊的信息。
13、 根據權利要求1所述的半導體存儲器，還包括周期性地生成定時信號的信號生成電路，其中 在設置了所述的切斷功能的時候，所述的開關控制電路與所述的定時信 號相同步地開通所述預充電開關。
14、 根據權利要求13所述的半導體存儲器，還包括允許接收外部存取請求的外部操作模式，以及禁止接收所述的外部存取 請求的內部操作模式，其中僅在所述的內部操作模式中，所述的信號生成電路生成所述的定時信號。
15、 根據權利要求14所述的半導體存儲器，其中所述的內部操作模式包括.-自刷新模式，其響應於周期性生成的內部存取請求，刷新所述的存儲器單元；以及低功率模式，其禁止用於接收所述外部存取請求的輸入電路。
16、 根據權利要求15所述的半導體存儲器，還包括請求控制電路，該請求控制電路在所述的自刷新模式下，生成所述的內 部存取請求，並響應於所述定時信號而生成用於開通所述預充電開關的預充 電請求，並且在所述低功率模式下，響應於所述的定時信號而生成所述預充 電請求，而禁止所述內部存取請求的生成。
17、 根據權利要求16所述的半導體存儲器，其中所述請求控制電路包括屏蔽電路，該屏蔽電路在從所述的低功率模式退 出後的一個預定周期，禁止所述內部存取請求的生成。
18、 根據權利要求16所述的半導體存儲器，還包括刷新地址計數器，其生成指示要刷新的存儲器單元的刷新地址信號；以及地址選擇電路，其在激活了刷新選擇信號時選擇所述的刷新地址信號， 在沒有激活所述刷新選擇信號的時候選擇外部地址信號，並將所選擇的地址 信號輸出給所述的存儲器模塊，其中所述請求控制電路包括第一和第二級聯延遲電路，所述延遲電路順序地 延遲所述的定時信號，響應於所述的定時信號而生成所述的刷新選擇信號， 響應於所述第一延遲電路的輸出信號而生成所述的預充電請求，並且響應於 所述第二延遲電路的輸出信號而生成所述內部存取請求。
19、 根據權利要求13所述的半導體存儲器，還包括洩漏存儲器單元，用於存儲有關故障存儲器模塊的信息，所述故障存儲 器模塊存在字線和位線之間的洩漏故障，其中基於保存在所述洩漏存儲器單元中的信息，對於與所述故障存儲器模塊 相對應的連接開關，設置所述的切斷功能，並且對於與沒有所述洩漏故障的良好存儲器模塊相對應的連接開關，解除所述的切斷功能；並且所述的開關控制電路除了執行存取操作的周期的部分以外，在所述的故 障存儲器模塊中繼續關斷所述預充電開關，並且除了執行存取操作的周期以 外，在所述的良好存儲器模塊中繼續開通所述預充電開關。
20、 根據權利要求13所述的半導體存儲器，還包括內部狀態可編程的程序電路，其中在對所述的程序電路進行編程的時候，停止與所述定時信號同步地開通所述預充電開關的功能。
21、 根據權利要求13所述的半導體存儲器，還包括 根據外部數據設置的寄存器電路，其中在所述的寄存器電路蓓設置成預定值的時候，停止與所述定時信號同步 地開通所述預充電開關的功能。
22、 根據權利要求1所述的半導體存儲器，還包括副預充電開關，該副預充電開關設在所述的連接開關之間，以將所述靈 敏放大器的數據輸入/輸出節點連接到所述預充電線，其中在設置了所述的切斷功能時，所述的開關控制電路開通所述的副預充電 開關。
23、 根據權利要求1所述的半導體存儲器，其中所述的存取操作包括外部存取操作和內部存取操作，所述外部存取操作 響應於從所述半導體存儲器的外部提供的外部存取請求，所述內部存取操作 響應於在所述半導體存儲器的內部產生的內部存取請求。
24、 根據權利要求1所述的半導體存儲器，還包括抑制電流的電流抑制元件，其設在所述預充電開關和所述預充電線之間。
25、 根據權利要求1所述的半導體存儲器，還包括測試電路，該測試電路響應於用於測量待機電流的測試請求而開通所有 的所述存儲器模塊的連接開關，並且此後，該測試電路控制所述開關控制電 路的操作，以關斷對每個所述的存儲器模塊的連接開關。
26、 根據權利要求1所述的半導體存儲器，還包括測試電路，該測試電路響應於用於測量待機電流的測試請求而關斷所有 的所述存儲器模塊的連接開關，並且此後，該測試電路控制所述開關控制電 路的操作，以開通對每個所述的存儲器模塊的連接開關。
27、 根據權利要求1所述的半導體存儲器，還包括操作控制電路，該操作控制電路控制所述預充電開關的操作定時和字線 的激活定時；以及測試電路，該測試電路控制所述操作控制電路的操作，以便設置響應於存取請求而關斷所述預充電開關時與激活所述字線時之間的時間周期，使測 試模式中的該時間周期長於普通操作模式中的該時間周期。
28、 根據權利要求27所述的半導體存儲器，其中所述的測試電路響應於測試請求，控制所述操作控制電路的操作，以執 行每個所述存儲器模塊的操作測試，並且輸出測試結果至所述半導體存儲器 的外部。
29、 根據權利要求1所述的半導體存儲器，還包括操作控制電路，該操作控制電路控制所述預充電開關的操作定時和字線的激活定時；以及測試電路，該測試電路控制所述操作控制電路的操作，以便響應於存取 請求而關斷所述預充電開關之後，所述的操作控制電路順序地激活字線和靈 敏放大器，並且設置激活所述字線時與激活所述靈敏放大器時之間的時間周 期，使測試模式中的該時間周期長於普通操作模式中的該時間周期。
30、 根據權利要求29所述的半導體存儲器，其中所述的測試電路響應於測試請求，控制所述操作控制電路的操作，以執 行每個所述存儲器模塊的操作測試，並且輸出測試結果至所述半導體存儲器 的外部。
31、 一種半導體存儲器，包括存儲器模塊，該存儲器模塊具有多個存儲器單元，以及連接到所述的存儲器單元上的字線和位線；用於將所述的位線連接到預充電線上的預充電開關；連接到所述存儲器模塊的靈敏放大器； 周期性輸出振蕩信號的定時器；以及開關控制電路，該幵關控制電路響應於存取操作的開始和所述振蕩信 號，暫時開通所述的預充電開關。
32、 根據權利要求31所述的半導體存儲器，還包括 外部操作模式和內部操作模式，該外部操作模式允許接收外部存取請求，該內部操作模式禁止接收所述的外部存取請求，其中所述的內部操作模式包括自刷新模式，該自刷新模式響應於周期性生成的內部存取請求，刷新所述的存儲器單元；以及低功率模式，該低功率模式禁止接收所述的外部存取請求的輸入電路，射所述的定時器在所述的自刷新模式和所述的低功率模式下進行操作。
33、 一種存儲器系統，包括半導體存儲器和控制器，該控制器具有控 制對所述的半導體存儲器的存取的存取控制單元，其中所述的半導體存儲器包括一對存儲器模塊，每個存儲器模塊具有多個存儲器單元，以及連接到所 述的存儲器單元上的字線和位線；用於將所述的位線連接到預充電線上的預充電開關； 由所述存儲器模塊共享的靈敏放大器；用於將所述的靈敏放大器連接到所述存儲器模塊的每個位線上的連接開關；用於存儲有關故障存儲器模塊信息的洩漏存儲器單元，所述故障存儲器 模塊存在字線和位線之間的洩漏故障；以及開關控制電路，該開關控制電路用於控制所述預充電開關的操作，並且 設置切斷功能以在不執行所述存儲器單元的存取操作的周期，至少關斷與所 述故障存儲器模塊相對應的連接開關。
34、 根據權利要求33所述的存儲器系統，其中所述的半導體存儲器還包括操作控制電路，該操作控制電路控制所述預充電開關的操作定時和字線的激活定時；以及測試電路，該測試電路控制所述操作控制電路的操作，以便設置響應於 存取請求而關斷預充電開關時與激活字線時之間的時間周期，使測試模式中 的該時間周期長於普通操作模式中的該時間周期，所述測試電路響應於測試 請求而執行每個所述存儲器模塊的操作測試，並且輸出測試結果至所述半導 體存儲器的外部，其中所述控制器的所述存取控制單元輸出所述的存取請求和所述測試請求， 並且接收所述的測試結果。
35、根據權利要求33所述的存儲器系統，其中 所述的半導體存儲器還包括操作控制電路，該操作控制電路控制預充電開關的操作定時和字線的激 活定時；以及測試電路，該測試電路控制所述操作控制電路的操作，以便在響應於存 取請求而關斷預充電開關之後，所述操作控制電路順序地激活字線和靈敏放 大器，並設置激活字線時與激活靈敏放大器時之間的時間周期，使測試模式 中的該時間周期長於普通操作模式中的該時間周期，並且當響應於測試請求 從所述普通操作模式切換到所述測試模式的時候，所述測試電路進行操作， 執行每個所述存儲器模塊的操作測試，並且輸出測試結果至所述半導體存儲 器的外部，其中所述控制器的所述存取控制單元輸出所述的存取請求和所述測試請求， 並且接收所述的測試結果。
全文摘要
本發明提供了一種半導體存儲器和存儲器系統。每個存儲器模塊具有多個存儲器單元，以及連接到存儲器單元上的字線和位線。預充電開關將位線連接到預充電線上。開關控制電路控制預充電開關的操作，並且設置切斷功能，該切斷功能在不執行存儲器單元的存取操作的待機周期關斷連接開關。因為在待機周期切斷位線與預充電開關之間的連接，病切斷位線與靈敏放大器之間的連接，所以如果在字線和位線之間存在短路故障，則可以防止洩漏電流從字線流向預充電電壓線等。
文檔編號G11C11/409GK101149969SQ20071017018
公開日2008年3月26日 申請日期2007年8月10日 優先權日2006年8月10日
發明者小林廣之 申請人:富士通株式會社