減小共源共柵堆棧電路的氧化層應力的製作方法
2023-05-29 20:26:11 1
減小共源共柵堆棧電路的氧化層應力的製作方法
【專利摘要】一種氧化層應力減小的共源共柵堆棧電路，包括：提供輸出電壓的共源共柵電晶體堆棧和動態偏置電路，其中該輸入電壓的幅度大於所述動態偏置電路的組件電晶體的氧化層可靠性電壓。所述氧化層應力減小的共源共柵堆棧電路還包括基於輸出電壓的瞬態極值來提供偏移電壓的偏移電壓生成器，其中所述偏移電壓被施加於共源共柵電晶體堆棧和動態偏置電路，以便減小與氧化層可靠性電壓相當的組件電晶體電壓。所述氧化層應力減小的共源共柵堆棧電路還包括用與偏移電壓成比例的量來修改共源共柵電晶體堆棧和動態偏置電路的偏置電壓值的偏置電壓電源。此外還提供了一種用於減小共源共柵堆棧電路中的氧化層應力的方法。
【專利說明】減小共源共柵堆棧電路的氧化層應力
【技術領域】
[0001]本申請主要涉及集成電路，尤其涉及的是氧化層(oxide)應力減小的共源共柵堆棧電路以及用於減小共源共柵堆棧電路中的氧化層應力的方法。
【背景技術】
[0002]在半導體設備中的很多部位都會用到氧化層，例如電容器中的電介質層，MOS電晶體中的金屬與半導體之間的柵氧化層，以及用於將導體相互隔離的層間電介質。隨著半導體設備尺寸的減小，氧化層的厚度也在減小，由此導致氧化層很容易受到柵極-源極以及漏極-源極電壓的損害。如果這些電壓過大，那麼氧化層將會擊穿，由此將會破壞氧化層。在極端情況中，這種擊穿有可能會採用氧化層斷裂或氧化層穿通的形式，由此會導致產生寄生電流並產生熱量，而這將會進一步導致半導體設備發生故障。較為細微的氧化層劣化同樣有可能發生，並且由此導致氧化層隨著時間劣化並發生故障。特別地，被設計成在使用較低電壓設備的同時提供較高電壓信令的電路對氧化層劣化問題是非常敏感的。
【發明內容】
[0003]本公開的實施例提供了一種氧化層應力減小的共源共柵堆棧電路，以及一種用於減小共源共柵堆棧電路中的氧化層應力的方法。
[0004]在一個實施例中，氧化層應力減小的共源共柵堆棧電路包括提供輸出電壓的共源共柵電晶體堆棧和動態偏置電路，其中該輸入電壓的幅度大於所述動態偏置電路的組件電晶體的氧化層可靠性電壓。所述氧化層應力減小的共源共柵堆棧電路還包括基於輸出電壓的瞬態極值來提供偏移電壓的偏移電壓生成器，其中所述偏移電壓被施加於共源共柵電晶體堆棧和動態偏置電路，以便減小與氧化層可靠性電壓相當的組件電晶體電壓。所述氧化層應力減小的共源共柵堆棧電路還包括用與偏移電壓成比例的量(amount)來修改共源共柵電晶體堆棧和動態偏置電路的偏置電壓值的偏置電壓電源。
[0005]在另一個方面中，用於減小共源共柵堆棧電路中的氧化層應力的方法包括:提供供應輸出電壓的共源共柵電晶體堆棧和動態偏置電路，所述輸出電壓的幅度大於組件電晶體的氧化層可靠性電壓。用於減小共源共柵堆棧電路中的氧化層應力的方法還包括:基於輸出電壓的瞬態極值來產生偏移電壓，其中該偏移電壓被施加於共源共柵電晶體堆棧和動態偏置電路，以便減小與氧化層可靠性電壓相當的組件電晶體電壓。用於減小共源共柵堆棧電路中的氧化層應力的方法還包括:使用與偏移電壓成比例的量來修改共源共柵電晶體堆棧和動態偏置電路的偏置電壓值。
[0006]以上概述了本公開的優選和替換特徵，由此，本領域技術人員可以更好地理解以下關於本公開的詳細描述。在下文中將會描述構成本公開的權利要求主題的附加特徵。本領域技術人員將會了解，他們很容易即可使用所公開的概念和具體實施例作為基礎，從而設計或修改用於執行與本公開相同的用途的其他結構。
【專利附圖】
【附圖說明】
[0007]現在將結合附圖來參考以下描述，其中:
[0008]圖1示出的是提供了輸出信號的共源共柵電晶體堆棧的示意圖，其中該輸出信號的幅度大於其組件電晶體的氧化層可靠性電壓；
[0009]圖2A和2B示出的是顯示了共源共柵電晶體堆棧電路的第一和第二電壓狀況的示意圖，其中所述電路具有大於其組件電晶體的氧化層可靠性電壓的輸出電壓擺幅；
[0010]圖3A和3B示出的是顯示了依照本公開的原理構造的共源共柵電晶體堆棧電路的一個實施例的第一和第二電壓狀況的示意圖；以及
[0011]圖4示出的是根據本公開的原理執行的用於減小共源共柵堆棧電路中的氧化層應力的方法實施例的流程圖。
【具體實施方式】
[0012]本公開的實施例減小了在共源共柵堆棧電路中使用的組件電晶體的瞬態電壓氧化層劣化狀況，其中穩態輸出電壓信令超出了組件電晶體的氧化層可靠性電壓值。在這裡同時為瞬態電壓過衝和下衝狀況提供了保護。在本公開中，氧化層可靠性電壓被定義成是提供與長期保持適當功能的氧化層相對應的氧化層應力的電壓。在這裡，本公開的實施例允許定製該時段，以便滿足特定的需求或限制。
[0013]圖1示出的是用100總體表示的用於提供輸出信號的共源共柵電晶體堆棧的示意圖，其中所述輸出信號幅度大於其組合電晶體的氧化層可靠性電壓。所述共源共柵電晶體堆棧110示出了一個共源共柵結構，並且包括一對NMOS電晶體Ml、M2以及一對PMOS電晶體M3、M4，其中所述電晶體被共源共柵地連接在電源電壓VDDP與接地(公共電流迴路)之間，以便提供輸出電壓VPAD。
[0014]如所示，在NMOS電晶體M2和PMOS電晶體M3上應用了一個偏置電壓VBIAS。所述NMOS電晶體M2和PMOS電晶體M3充當了保護電晶體。在這裡，NMOS電晶體M2阻止節點A具有大於偏置電壓VBIAS的穩態電壓值。相應地，PMOS電晶體M3阻止節點B具有小於偏置電壓VBIAS的穩態電壓值。
[0015]在所示出的示例中，每一個組件電晶體M1、M2、M3和M4都具有略大於1.8伏(V)的氧化層可靠性電壓。這樣則允許輸出電壓提供在OV與3.6V之間擺動的穩態電壓，而不會為所顯示的分離軌控制信號波形105A、105B招致組件電晶體M1、M2、M3和M4的氧化層可靠性電壓應力。這些穩態幅度是在瞬態切換幅度(例如由輸出總線上的電壓切換或電壓反射所導致)減弱之後出現。然而，這些瞬態電壓有可能暫時超出一個或多個組件電晶體Ml、M2、M3和M4的氧化層可靠性電壓，由此降低其可靠性。在圖2A和2B中進一步論述了瞬態電壓狀況。
[0016]圖2A和2B示出的是顯示了用200和250總體表示的共源共柵電晶體堆棧電路的第一和第二電壓狀況的示意圖，其中所述電路具有比其組件電晶體的氧化層可靠性電壓更大的輸出電壓(VPAD)擺動。圖2A和2B的共源共柵堆棧電路包括共源共柵的NMOS電晶體205A以及共源共柵的PMOS電晶體205B，其中所述NMOS電晶體205A具有NMOS組件電晶體M1、M2和M3，並且與第一動態偏置電路210A相耦合，所述PMOS電晶體205B具有PMOS組件電晶體M4、M5和M6，並且與第二動態偏置電路210B相耦合。所述第一和第二動態偏置電路210A、210B分別包括第一和第二 PMOS電晶體S1、PGl以及第一和第二 NMOS電晶體S2、PG2。
[0017]在所示出的示例中，如所示，基於OV與3.6V之間的穩態輸出電壓擺動是由具有1.8V擺動的分離軌控制信道波形提供的。第一電壓狀況200對應的是-0.6V的初始輸出信號幅度(即0.6V的瞬態電壓下衝)。第二電壓狀況250對應的是4.2V的初始輸出電壓幅度(即0.6V的瞬態電壓過衝)。
[0018]除了向組件電晶體Ml和M6提供1.8V擺動的分離軌控制信號波形之外，如所示，在組件電晶體的一部分上還應用了一個1.8V的固定偏壓。在第一和第二動態偏置電路210A和210B中，組件電晶體S1、S2和PG1、PG2將其各自的共源共柵堆棧電晶體M3和M4分別配置成二極體或是連接導通門的共源共柵。輸出電壓VPAD則被用於控制該狀況。
[0019]在圖2A中可以看出，由於輸出電壓VPAD處於-0.6V，因此，共源共柵堆棧電晶體M3和組件電晶體PG2將會遭遇到與2.4V相對應的瞬態氧化層應力。同樣，在圖2B中可以看出，由於輸出電壓VPAD處於4.2V，因此共源共柵堆棧電晶體M4和組件電晶體PGl將會遭遇到與2.4V相對應的瞬態氧化層應力。
[0020]此外，1.8V的固定偏置電壓可以是在內部產生的，其中由於組件容差，所述電壓可以在1.62V與1.98V之間變化。在1.98V的固定偏置電壓上有可能遭遇到與2.58V相對應的瞬態氧化層應力。在所示出的示例中，即使與2.4V的瞬態峰值電壓相對應的瞬態氧化層應力都會使共源共柵堆棧電晶體M3和M4以及組件電晶體PGl和PG2的壽命降級。
[0021]圖3A和3B示出的是顯示了依照本公開的原理構造並用300和350總體表示的共源共柵電晶體堆棧電路實施例的第一和第二電壓狀況的示意圖。在所示實施例中，對於過衝或下衝瞬態電壓來說，超出共源共柵電晶體堆棧電路匯總使用的組件電晶體的氧化層可靠性電壓的瞬態電壓狀態已被消除。
[0022]通常，所示出的共源共柵堆棧(例如共源共柵堆棧電晶體M3和M4)的氧化層應力狀況是轉移至其相應的只傳導較少電流的其動態偏置電路的。然後，在動態偏置電路上會應用一個偏移電壓，以便移除所轉移的這些氧化層應力狀況。此外，通過使用依照與偏移電壓成比例的量來進行修改的偏置電源電壓，可以確保與組件電晶體相關聯的所有電壓都不會超出氧化層可靠性電壓。如前所述，氧化層可靠性電壓被選定成確保氧化層長期保持適當的功能(例如五年)。
[0023]圖3A和3B的共源共柵電晶體堆棧電路包括共源共柵的NMOS電晶體305A以及共源共柵的PMOS電晶體305B，其中所述NMOS電晶體305A具有NMOS組件電晶體M1、M2以及M3，並且與第一動態偏置電路310A相耦合，所述PMOS電晶體305B具有PMOS組件電晶體M4、M5和M6，並且與第二動態偏置電路310B相耦合。所述第一和第二動態偏置電路310A、310B分別包括第一和第二 PMOS電晶體S1、PGl以及第一和第二 NMOS電晶體S2、PG2。
[0024]圖3A和3B的共源共柵電晶體堆棧電路還包括偏移電壓生成器315以及偏置電壓生成器320。在所示出的實施例中，偏移電壓生成器315包括一對相對並行連接的二極體D1、D2以及一個阻抗Z。所述偏移電壓生成器315提供了一個幅度為0.6V (與傳導二極體電壓相對應)的偏移電壓V0FFSET。在其他實施例中，偏移電壓V0FFSET的幅度可被調整，以便適應輸出電壓VPAD的不同瞬態過衝或下衝值。在所示出的實施例中，該偏置電壓電源320提供了 1.5V、1.8V以及2.1V的偏置電壓。
[0025]如所示，具有1.8V擺動的分離軌控制信號波形301A、301B提供了介於OV與3.6V之間的穩態輸出電壓擺動302。第一電壓狀況300對應的是-0.6V的初始輸出電壓幅度(SP0.6V的瞬態電壓下衝)。第二電壓狀況350對應的則是4.2V的初始輸出信號幅度(即0.6V的瞬態電壓過衝)。
[0026]所示出的實施例考慮的是通過使用來自偏置電壓電源320的偏置電壓1.5V和2.1V以及偏移電壓生成器315提供的偏移調節輸出電壓來消除所有那些超出了氧化層可靠性電壓的瞬態氧化層應力狀況。偏移電壓生成器315向第一和第二動態偏置電路310A、310B中的每一個提供了一個偏移調節輸出電壓。對於瞬態下衝狀況(圖3A)，該偏移調節輸出電壓具有與初始輸出電壓(-0.6V)加上偏移電壓V0FFSET (0.6V)的和相等的初始瞬態下衝值，並且該值等於O伏(0V)。隨著瞬態下衝狀況的減弱，該初始瞬態下衝值將會增大到0.6V。相應地，對於瞬態過衝狀況(圖3B)，偏移調節輸出電壓具有與初始輸出電壓VPAD(4.2V)減去偏移電壓V0FFSET (0.6V)的結果相等的初始瞬態過衝值，並且該值等於3.6V。隨著瞬態過衝狀況的檢索，該初始瞬態過衝值將會減至3V。
[0027]圖4示出的是依照本公開的原理執行的用於減小共源共柵堆棧電路中的氧化層應力的方法實施例的流程圖。方法400始於步驟405，並且在步驟410，提供一個供應輸出電壓的共源共柵電晶體堆棧和動態偏置電路，所述輸出電壓的幅度大於其組件電晶體的氧化層可靠性電壓。然後，在步驟415，基於輸出電壓的瞬態極值來產生一個偏移電壓，其中該偏移電壓被施加於共源共柵電晶體堆棧和動態偏置電路，以便減小與氧化層可靠性電壓相當的組件電晶體電壓。在步驟420，使用一個與偏移電壓成比例的量來修改共源共柵電晶體堆棧和動態偏置電路的偏置電壓值。
[0028]在一個實施例中，共源共柵電晶體堆棧中的組件電晶體上的氧化層電壓應力被轉移到動態偏置電路組件電晶體。相應地，動態偏置電路組件電晶體是作為共源共柵電晶體堆棧中的組件電晶體的導通門電晶體工作的。在另一個實施例中，偏移電壓被施加於動態偏置電路，以便減小至少一個動態偏置電路組件電晶體上的氧化層電壓應力。
[0029]在另一個實施例中，偏移電壓的值是由輸出電壓穩態值與電壓瞬態的峰偏移確定的。相應地，在產生偏移電壓的過程中可以使用一對相對的並聯二極體。在另一個實施例中，輸出電壓與偏移電壓之間的差值被應用於控制動態偏置電路的導通門組件電晶體的傳導。在其他實施例中，通過應用輸出電壓與偏移電壓之間的差值，可以控制動態偏置電路的二極體形成的組件電晶體的傳導。在更進一步的實施例中，修改偏置電壓值包括將偏置電壓增大或減小偏移電壓的一半。在步驟425，該方法結束。
[0030]雖然這裡公開的方法是參考按照特定順序執行的特定步驟來進行描述和顯示的，然而應該理解，在不脫離本公開的教導的情況下，這些步驟可被組合、細分或重新排序，從而形成等價的方法。相應地，除非在這裡特別指示，否則這些步驟的順序或分組不會對本公開構成限制。
[0031]本申請的領域的技術人員將會了解，針對所描述的實施例的其他以及更進一步的補充、刪除、替換和修改都是可行的。
【權利要求】
1.一種氧化層應力減小的共源共柵堆棧電路，包括: 提供輸出電壓的共源共柵電晶體堆棧和動態偏置電路，其中該輸入電壓的幅度大於其組件電晶體的氧化層可靠性電壓；以及 基於所述輸出電壓的瞬態極值來提供偏移電壓的偏移電壓生成器，其中所述偏移電壓被施加於所述共源共柵電晶體堆棧和動態偏置電路，以便減小與所述氧化層可靠性電壓相當的組件電晶體電壓。
2.如權利要求1所述的氧化層應力減小的共源共柵堆棧電路，其中所述共源共柵電晶體堆棧的組件電晶體上的氧化層電壓應力被轉移到動態偏置電路組件電晶體。
3.如權利要求2所述的氧化層應力減小的共源共柵堆棧電路，其中所述動態偏置電路組件電晶體操作為所述共源共柵電晶體堆棧的組件電晶體的導通門電晶體。
4.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中所述偏移電壓被施加於所述動態偏置電路，以便減小至少一個動態偏置電路組件電晶體上的氧化層電壓應力。
5.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中所述偏移電壓的值是由電壓瞬態與輸出電壓的穩態值之間的峰偏移確定的。
6.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中在產生所述偏移電壓的過程中使用一對相對並聯的二極體。
7.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中所述輸出電壓與所述偏移電壓之間的差值被應用於控制所述動態偏置電路的導通門組件電晶體的傳導。
8.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中所述輸出電壓與所述偏移電壓之間的差值被應用於控制所述動態偏置電路的二極體形成的組件電晶體的傳導。
9.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，還包括偏置電壓電源，其通過與所述偏移電壓成比例的量來修改所述共源共柵電晶體堆棧和動態偏置電路的偏置電壓值。
10.如權利要求1所述的氧化層壓力減小的共源共柵堆棧電路，其中修改所述偏置電壓值包括將偏置電壓增大或減小所述偏移電壓的一半。
【文檔編號】H03K19/003GK104282670SQ201310746914
【公開日】2015年1月14日 申請日期:2013年12月30日 優先權日:2013年7月1日
【發明者】塔潘·帕特納雅克, 於世峰 申請人:輝達公司