用於延遲雙計算機系統的數據和/或指令訪問的方法以及相應的延遲單元的製作方法

2023-05-29 18:31:51

專利名稱：用於延遲雙計算機系統的數據和/或指令訪問的方法以及相應的延遲單元的製作方法
技術領域：
本發明從根據獨立權利要求的由現有技術所公開的特徵的、用於延遲雙計算機系統的數據和/或指令訪問的方法以及相應的延遲單元出發。
背景技術：
在將來的應用中，例如尤其是在汽車或工業產品領域、也即例如機械領域中以及在自動化領域中越來越多的基於微處理器或基於計算機的控制和調節系統不斷地被用於安全性關鍵的應用中。在此，雙計算機系統或雙處理器系統(Dual Cores，雙核)是目前用於安全性關鍵的應用、尤其是在汽車中例如用於防抱死系統、電子穩定程序(ESP)、例如線控駕駛或線控轉向以及線控制動等等的線控(X-by-Wire)系統或者在其它聯網系統中的常用計算機系統。為了滿足在將來的應用中的高安全性要求，需要強大的差錯機制和差錯處理機制，尤其是以便消除例如在縮小計算機系統的半導體結構的情況下所產生的瞬時差錯。在此，保護核心本身、也即處理器是相對困難的。對此的一種解決方案是如所述的那樣採用雙計算機系統或雙核系統來進行差錯檢測。
但是在這種雙計算機系統的情況下的問題在於，用於識別差錯的數據、尤其是輸出數據的比較在輸出時或者在輸出之後才進行。也即，在保證數據和/或指令是正確的之前，數據已經被引導到外部宿、也即例如通過數據總線或指令總線所連接的部件、例如存儲器和/或其它輸入/輸出單元。於是這可能導致尤其是在存儲器訪問中有差錯時對有錯誤的數據和/或指令執行訪問、也即寫操作和/或讀操作。由於這種問題，在恢復某一系統狀態時，在斷開差錯的後果時，在差錯中斷之後生成正確的數據時，在崩潰之後重新使系統就緒，以及在返回到原始狀態的電路裝置中(這在下文中概況地被稱為恢復)都可能產生差錯，或者這僅僅在耗費非常高的情況下才能實現。這樣的差錯可能由於雙計算機系統的至少一個計算機的寫操作和/或讀操作形式的訪問而在整個系統和連接到該系統上的單元中引起差錯，其中更困難的在於，不能確定哪些數據和/或指令被錯誤地改變。

發明內容
因此本發明的任務在於，解決上述的問題，尤其是識別並避免在雙計算機系統訪問時、也即在寫操作和/或讀操作時的差錯，並且因此防止尤其在恢復雙計算機系統時的困難。
本發明從用於延遲具有差錯發現機制的計算機系統的數據和/或指令訪問的方法和延遲單元出發，其中該延遲單元如此來構造，使得未被延遲的數據和/或指令訪問與差錯識別之間的持續時間被補償。
此外，本發明從用於延遲具有第一和第二計算機的雙計算機系統的作為寫操作和/或讀操作的數據和/或指令訪問的方法出發，其中該第一和第二計算機以尤其是可預先給定的時間偏移來運行，並且該雙計算機系統中的該時間偏移在訪問數據和/或指令時在所述兩個計算機的至少一個中被補償，為此採用相應地被構造的根據本發明的延遲單元。
有利地推薦一種延遲單元和一種方法，其中通過第一計算機的數據和/或指令與第二計算機的數據和/或指令的比較來進行差錯識別，其中該延遲單元如此來構造或者如此來進行延遲，使得對雙處理器系統的數據和/或指令的訪問、也即寫操作和/或讀操作尤其在一個計算機中一直被延遲，直到執行了差錯識別為止，由此可以避免錯誤的數據和/或指令受到訪問、也即寫操作和/或讀操作。
該雙計算機系統的兩個計算機或者該雙計算機系統本身在此通過數據總線與至少一個第一部件相連接，其中該延遲單元在該雙計算機系統的至少一個計算機與所述至少一個第一部件之間被定位在該數據總線上。
在此，該雙計算機系統或兩個計算機可以通過指令總線與至少一個第二部件相連接，其中該延遲單元於是有利地在該雙計算機系統的至少一個計算機與所述至少一個第二部件之間被連接或定位在該指令總線上。
在具有混合的數據/指令總線的另一實施形式中，該雙計算機系統或該雙計算機系統的兩個計算機與至少一個第三部件相連接，其中該延遲單元於是合宜地在該雙計算機系統的至少一個計算機與所述至少一個第三部件之間被定位或連接在該混合的數據/指令總線上。在此，該方法有利地如此來設計或該延遲單元如此來構造，使得作為訪問正好寫操作和讀操作、或者僅寫操作、以及在某些情況下僅讀操作被延遲。因此，通過延遲至少一個計算機對相應連接在數據總線和/或指令總線上的第一和/或第二部件的寫操作，可以防止錯誤的數據輸出和/或指令輸出、尤其是錯誤地寫入到存儲器中，使得尤其是對於整個系統來說不會出現前述的後果。
同樣可以同時或專門延遲讀操作，使得在針對雙計算機系統的至少一個計算機輸入數據和/或指令時也可以避免差錯，因為一方面未被校驗的數據和/或指令不被接受或者可能由於不協調的接受而產生系統差錯。同時可以避免恢復時的問題。
在此，該延遲單元有利地包含尤其是具有可預先給定的或可設定的延遲的延遲元件以及轉換組件，該轉換組件尤其是作為多路復用組件並且在此合宜地作為安全的多路復用組件來實施。在此，該安全的多路復用組件如此來構造，使得設置有位轉換單元，並且在訪問延遲和訪問不延遲之間通過控制信號、尤其是寫/讀信號或從中導出的信號來進行轉換，該控制信號在檢驗單元、尤其是完全自檢(TSC)的校驗器中被檢驗，其中該控制信號首先被輸送到該位轉換單元，之後被輸送到該檢驗單元。
在此，該延遲單元可以有利地如此來構造，使得它本身、尤其是通過該檢驗單元起識別差錯的作用，也即被實現為識別差錯，並輸出另一個可用的、尤其是可用於差錯處理的差錯信號。
為了避免例如由寫操作通過寫正好有錯誤的數據和/或指令而觸發的差錯，該延遲單元有利地如此來構造，使得設置有變化信號，通過該變化信號將寫操作改變為讀操作，從而避免錯誤地寫數據和/或指令。
因此，這種根據本發明的延遲單元或者這種根據本發明的用於延遲的方法可以同樣被用於同步的、也即尤其是時鐘同步的、以及用於非時鐘同步的、也即非同步的雙處理器系統或雙計算機系統，以及被用在其它具有差錯發現機制的計算機中，在這些計算機中在數據輸出期間或在數據輸出之後才能識別出差錯，由此在數據輸出時鐘中不能及時提供差錯信號以避免差錯。因此可以在訪問數據和/或指令時避免前述的差錯，尤其可以保證涉及存儲器訪問的數據和/或指令不會由於雙處理器或雙計算機系統中的差錯而被破壞。此外還可以避免在恢復雙計算機系統時的所述困難。
其它優點和有利的擴展方案從實施例的說明以及權利要求的特徵得出。


在下文中藉助附圖中所示的圖對本發明進行更詳細的闡述。其中圖1示出具有根據本發明的延遲單元的雙計算機系統或雙處理器系統。
在圖2中示出了根據本發明的延遲單元的第一實施形式。
在圖3中示出了根據本發明的延遲單元的第二實施形式。
最後圖4示出根據本發明的延遲單元的多路復用組件、尤其是安全的多路復用器。
具體實施例方式
下面藉助實施例來更詳細地解釋本發明。
圖1示出一個雙計算機系統，該雙計算機系統具有第一計算機100、尤其是主計算機和第二計算機101、尤其是從計算機。整個系統在此以可預先給定的時鐘或以可預先給定的時鐘周期(clock cycle)CLK來驅動。通過計算機100的時鐘輸入端CLK1以及通過計算機101的時鐘輸入端CLK2將該時鐘輸入該系統。此外，在該雙計算機系統中示例性地包含用於識別差錯的特殊的特徵，即第一計算機100以及第二計算機101以某一時間偏移、尤其是可預先給定的時間偏移或可預先給定的時鐘偏移工作。在此，可以為時間偏移預先給定每一任意的時間，並且也可以針對時鐘周期的偏移預先給定每一任意的時鐘。這可以是整數個時鐘周期(clock cycle)的偏移，但也可以正好如本實例中所示的那樣是例如1.5個時鐘周期的偏移，其中這裡第一計算機100比第二計算機101正好早1.5個時鐘周期工作或被驅動。通過這種偏移可以避免同步差錯、所謂的common mode failure(共模差錯)以相同方式幹擾該計算機或處理器、也即該雙核系統的核心，並且因此保持未識別。也即，這種同步差錯涉及由於上述偏移而處於程序運行中的不同時刻的計算機，並且因此對兩個計算機產生不同的影響，由此可以識別差錯。在沒有時鐘偏移的情況下的同類的差錯影響也許在比較中是不能識別的，這由此被避免。為了在雙計算機系統中實現這種就時間或時鐘而言的偏移、這裡尤其是1.5個時鐘周期的偏移，實現了偏移組件112至115。
為了識別前述的同步差錯，該系統正好例如被設計用於以預先給定的時間偏移或時鐘周期偏移、這裡尤其是1.5個時鐘周期的偏移工作，也即，在所述一個計算機、例如計算機100直接響應(ansprechen)部件、尤其是外部部件103和104時，第二計算機101相對於該計算機100以正好1.5個時鐘周期的延遲工作。為了在這種情況下產生所期望的一個半周期延遲、也即1.5個時鐘周期的延遲，在時鐘輸入端CLK2上向計算機101饋入反相時鐘。但由此還必須把該計算機的前述端子、也即它的數據或指令在總線上延遲前述的時鐘周期、也即這裡尤其是1.5個時鐘周期，為此正好如所述的那樣設置有偏移或延遲組件112至115。除了所述兩個計算機或處理器100和101外，還設置有部件103和104，這些部件通過由總線線路116A和116B和116C組成的總線116以及由總線線路117A和117B組成的總線117與所述兩個計算機100和101相連接。117在此是指令總線，其中用117A來表示指令地址總線並用117B來表示子指令(數據)總線。該地址總線117A通過指令地址端子IA1(Instruction Adress 1)與計算機100連接，並通過指令地址端子IA2(Instruction Adress 2)與計算機101連接。指令本身通過該子指令總線117B傳輸，該子指令總線通過指令端子I1(Instruction1)與計算機100連接，並通過指令端子I2(Instruction 2)與計算機101連接。在由117A和117B組成的該指令總線117中，中間連接有部件103、例如指令存儲器、尤其是安全的指令存儲器或諸如此類的。尤其是作為指令存儲器的這些部件在該實例中也利用時鐘CLK來驅動。此外還用116示出了數據總線，該數據總線包含數據地址總線或數據地址線116A和數據總線或數據線116B。在此，116A、也即數據地址線通過數據地址端子DA1(Data Adress 1)與計算機100連接，並通過數據地址端子DA2(Data Adress 2)與計算機101連接。同樣，數據總線或數據線116B通過數據端子DO1(Data Out 1)和數據端子DO2(Data Out 2)與計算機100以及計算機101連接。另外，數據總線線路116C也屬於該數據總線116，該數據總線線路116C通過數據端子DI1(Data In 1)和數據端子DI2(Data In 2)分別與計算機100以及計算機101連接。在由線路116A、116B和116C組成的該數據總線116中，中間連接有部件104、例如數據存儲器、尤其是安全的數據存儲器或諸如此類的。這些部件104在該實例中也被提供時鐘CLK。
在此，部件103和104代表通過數據總線和/或指令總線與雙計算機系統的計算機相連接並且根據就寫操作和/或讀操作而言對雙計算機系統的數據和/或指令的訪問可能獲得或輸出錯誤的數據和/或指令的任意部件。雖然為了避免差錯而設置有差錯標識發生器105、106和107，這些差錯標識發生器產生差錯標識、例如奇偶校驗位或其它的差錯碼、例如糾錯碼、也即ECC或諸如此類的。於是，為此還設置有相應的差錯標識校驗裝置或校驗裝置108和109，以便檢驗相應的差錯標識、也即例如奇偶校驗位或諸如ECC之類的其它差錯碼。
關於雙計算機系統中的冗餘執行的數據和/或指令的比較在如圖1中所示的比較器110和111中進行。但是如果現在在計算機100和101之間存在由不同步的雙處理器系統引起的、或者在同步的雙處理器系統中由同步差錯引起的、或者如在該特殊實例中那樣由用於差錯識別所期望的時間或時鐘周期偏移、這裡尤其是1.5個時鐘周期的偏移而引起的時間偏移、尤其是時鐘或時鐘周期偏移，那麼一個計算機、這裡尤其是計算機100可以以該時間或時鐘偏移、但也可以相對於其它的用戶或執行元件或傳感器來讀或寫部件、尤其是外部部件、例如這裡尤其是存儲器103或104中的有錯誤的數據和/或指令。因此該計算機也可能由於該時鐘偏移錯誤地執行寫訪問來代替規定的讀訪問。這種情況自然導致整個系統的差錯，尤其是不能清楚地表明哪些數據和/或指令剛剛被錯誤地改變，由此還產生恢復問題。
為了解決該問題，現在如所示的那樣將延遲單元102連接到數據總線的線路中和/或指令總線中。出於清楚起見的原因，僅示出了到數據總線中的連接。就指令總線而言，這自然同樣是可以實現的並且可設想的。該延遲單元102或Delay Unit如此延遲訪問、這裡尤其是存儲器訪問，使得尤其在例如通過比較器110和111進行的差錯識別中例如至少一直補償可能的時間或時鐘偏移，直到在該雙計算機系統中產生差錯信號、也即在該雙計算機系統中執行了差錯識別為止。在此可以實現不同的變型方案延遲寫和讀操作，僅延遲寫操作，或者即使在也不是優選的時也延遲讀操作。在此，可以通過變化信號、尤其是差錯信號來將延遲的寫操作轉換為讀操作，以便阻止錯誤的寫。
在圖2和3中示出了延遲單元102的不同的實施方式。延遲單元、也即Delay Unit 102的目的在於在所述時間偏移或時鐘周期偏移的範圍內對訪問進行延遲，以便對該時間偏移或時鐘周期偏移進行補償，尤其是以便實現計算機100對部件、尤其是外部部件的寫操作直至檢驗，以及因此實現相應的數據和/或指令或各個地址的正確性。在此該延遲單元也可以以這樣的方式來實施，即該延遲單元識別其本身的差錯並通過差錯信號EO將該差錯向外通知，這隨後將再次藉助圖2和3來更詳細地解釋。
現在圖2示出一個延遲單元，該延遲單元具有兩個轉換組件201和200、尤其是多路復用組件、延遲元件204和校驗裝置或檢驗裝置203、尤其是TSC校驗器。在此，該延遲單元由兩個分支、即一個讀分支和一個寫分支組成，該讀分支對應於多路復用器200的下面的輸入路徑(下面三個箭頭)連同多路復用器201，該寫分支也即多路復用器200的上面的輸入路徑(上面三個箭頭)。也即，尤其當該延遲單元僅應延遲寫操作時該延遲單元由兩個路徑組成，可以通過轉換裝置、尤其是多路復用器200在這兩個路徑之間進行轉換。在一個路徑中，數據和/或指令、在此DO1(Data Out 1)的數據、相應的地址、這裡DA1(Data Adress 1)以及這裡尤其附加地存儲器控制信號MC(MemoryControl)無延遲地通過，在另一分支中這些數據通過該延遲元件204被延遲。兩個路徑之間的轉換通過轉換信號、尤其是寫/讀信號R/W或其反相、也即從中導出的信號反相R/W(＝R/W＝在圖2至4中具有上劃線的R/W)來進行。
在寫分支、也即具有延遲元件204的分支中，在如前所述的預先給定的延遲為1.5個時鐘周期的情況下，例如進行兩個時鐘周期的延遲，並且因此該延遲比所需的1.5個時鐘周期的最小值要長，由此允許存儲器以相同的時鐘輸入CLK被操作。也即所述延遲至少與所規定的時間偏移(這裡為1.5個時鐘周期)一樣大，但也可以如在該實例中那樣更大。為了建立一致性，所屬的地址和控制信號同樣被延遲。如所述的那樣，這與對於指令總線來說可設想的一樣對於數據總線(例如對於正好用DA1和DO1表示的數據總線)來說是可以實現的。因此，該圖可以容易地轉換到用於IA1的指令總線。
示例性地選擇圖2和3中的各個連接的位數，也即這裡在該實例中推薦16位系統加上一個奇偶校驗位(16位+1奇偶校驗位＝17位)。在其它例如8、32、64位加奇偶校驗位或更寬的差錯標識的位寬上的傳輸在此可以毫無問題地進行並且根據本發明是可設想的。同樣示例性地為存儲器控制信號MC(Memory Control)選擇4位。同樣，數目5位由於附加地耦合輸入的R/W反相位而可以例如被看作正好5位(4位+1R/W反相＝5位)。在轉換組件200的下面的輸入分支中(下面三個箭頭和這裡所包含的轉換組件201)，所述延遲通過轉換裝置200被旁路、即繞過，通過轉換信號(尤其通過採用寫/讀信號R/W或從中導出的反相R/W)來控制。在採用R/W(寫/讀信號)時，該信號通過反相元件205變為反相寫/讀信號。又對數據和/或指令(這裡例如為數據)進行聚集的第二轉換組件200、尤其是第二多路復用器同樣通過該信號、尤其是該寫/讀信號R/W和與之反相的信號來控制。在此情況下有利的是，如下所述從被延遲的路徑、也即在延遲元件204之後提取該信號。
因此，合宜的是，選擇被延遲的寫/讀信號R/W以及由此反相的反相R/W(＝R/W)，因為否則可能將啟動訪問、尤其是寫訪問，而不會在存在其它相關的信號之前實現這裡例如兩個時鐘周期的所期望的延遲。這可能將在讀和寫訪問之間轉換時產生問題。如果例如直接在寫訪問(寫操作)之後進行讀訪問(讀操作)，那麼被延遲的寫訪問和直接跟隨其後的讀訪問必定被並行執行。也即在寫操作和跟隨其後的讀操作之間應該沒有正好兩個時鐘的間隔，或者在實現寫操作和跟隨其後的讀操作之間這裡為兩個時鐘周期的最小間隔時，可以更簡單地實現。在寫操作時，在轉換組件200的輸出端上出現寫操作的持續時間的間隙。在該間隙期間，該轉換組件200、也即多路復用器將激活讀分支、也即多路復用器200的下面三個輸入，其中該分支的未被延遲的數據或地址和控制信息總是還屬於寫操作。為了避免這些信息、也即前述的操作到達總線，設置有轉換裝置201，該轉換裝置在這種情況下在該等待時間存在期間給多路復用器200的下面的輸入提供非關鍵的常數、如這裡在圖2中所示的無操作(No Operation)NO，直到多路復用器200可能轉換到上面的三個輸入路徑、也即被延遲的路徑並執行當前的寫操作。
為了在這種情況下使接口相對於其它部件得到保障，信號數據地址DA1(Data Adress)、數據輸出DO1(Data Out)和控制信號(MemoryControl)MC在該實例中分別通過簡單的奇偶校驗位來保護。該奇偶校驗位通過指令總線的校驗單元109或108來保護，其中由於在圖1中未示出，所以該存儲器控制信號MC通過附加的存儲器校驗器202來保護。信號MC的奇偶校驗位同樣通過延遲元件204如其餘信號一樣被延遲。因為每個信號種類DA1、DO1和MC的信號獨立地在該延遲單元中被引導，所以這種簡單的奇偶校驗位能夠實現相對於單個差錯的足夠的保護。在多重差錯識別或多重差錯的保護以及校正中可以如前所述採用更強大的差錯標識。
因為用於控制轉換單元的轉換信號或變化信號、也即這裡為寫/讀信號R/W執行特殊的作用，所以這些信號在一個特殊的實施方案中再次應當被具體地保護。這應當通過雙軌碼(也即在兩個軌道上)直接在輸入到該延遲單元中時進行，其中這將再次參照圖4來更詳細地描述。
可以通過路徑DAE/DOE、206、207和208來實現附加的功能。對此，在諸如故障保護存儲器的標準部件中有差錯的情況下或者在寫操作轉換為讀操作時，可以實現寫操作的保護。雙核的差錯信號DAE/DOE作為雙軌碼存在。該雙軌碼被轉換為單軌信號，更確切地說位於在這期間的時間偏移之前。這在比較組件206中進行，該比較組件尤其可以作為異或組件來實施。該異或元件206在此同時由多信號產生單信號。可選擇的是，現在在延遲元件207中附加0.5個時鐘周期的時間延遲，以便在該延遲單元中實現所得到的具有相應數據字的差錯信號的時間校正。這是因為在我們的例子中該延遲單元根據延遲元件延遲2個時鐘周期。於是如果把例如與門用作模塊208，那麼所述寫/讀信號R/W可以被屏蔽，以便阻斷寫訪問，如結合模塊208的布線所示的。
該DAE/DOE輸入、也即來自計算機的差錯信號同樣可以如來自202的存儲器控制信號MC的奇偶校驗位以及轉換裝置201和202的轉換或變化信號、也即尤其是所述寫/讀信號R/W以及從中導出的反相寫/讀信號(反相R/W)那樣被輸送至檢驗組件203(尤其是被構造為TSC校驗器)，由此得到可用於進一步的差錯處理的差錯信號EO(ErrorOut)。如已經提及的那樣，在圖4中更詳細地解釋把寫/讀信號R/W和R/W用於多路復用器中的轉換及其檢驗。
在按照圖2的延遲單元中，按照實施方案現在在輸出端上根據讀操作或寫操作得到未被延遲的或被延遲的數據地址信號DA1d(DataAddress delayed)、未被延遲的或被延遲的數據信號或數據輸出信號DO1d(Data Out delayed)，以及在該特殊例子中當存儲器組件被用作部件、尤其是外部部件時，獲得存儲器控制信號MCd(Memory Controldelayed)，該存儲器控制信號同樣是未被延遲的或延遲的。
圖3現在在第二實施形式中再次示出一個延遲單元，其中該延遲單元如所示的那樣也可以僅僅由轉換組件或多路復用器200和兩個分支來實施。在此情況下，在圖2中僅使用第二多路復用器200，使得輸入DA1、DO1和MC被直接輸送至該第二多路復用器200。相同的輸入如前所述已經通過延遲元件204被延遲，並同樣被輸送至該多路復用器200。在此，數據(也即這裡為數據地址DA1、數據DO1和存儲器控制信號MC)同時進入兩個分支，其中寫操作在未被延遲的路徑中被轉換為讀操作。寫操作向讀操作的變化或轉換同樣可以通過寫/讀信號R/W或從中導出的R/W反相來實現。
另外，除了省略了第一多路復用器201的事實之外，該第二實施形式與第一實施形式可比較地來構造，由此附圖標記和功能只要存在也就相同。例外是檢驗單元，因為該檢驗單元由於缺少多路復用器201而被輸入較少的信號並且為此可以稍微不同地進行構造，因此這裡用303來表示。但同樣輸出可進一步使用的在差錯處理的範圍內可用的差錯信號EO。
尤其是在部件都被掛到公共總線上的Neumann體系結構中，僅延遲寫操作是有利的。合宜地，在Neumann體系結構的範圍內無延遲地進行指令存儲器訪問和讀操作。
在該延遲單元中，作為轉換組件或多路復用器可以使用按照圖4的安全的多路復用器。在此情況下，數據通過差錯識別碼、這裡例如奇偶校驗位來保護，並且控制信號、也即轉換或變化信號、這裡尤其是寫/讀信號R/W和從中導出的反相寫/讀信號R/W這裡例如以雙軌邏輯同樣被保護。也即該R/W以及反相信號首先被輸送至所述安全的多路復用器，並從那裡被輸送至檢驗單元、即TSC校驗器203或303。在這些預先設定的情況下，涉及寫/讀信號的一條軌道的差錯通過該檢驗單元TSC 203或303來檢測，而單差錯在多路復用電路中涉及簡單的輸出位並且因此可以通過奇偶校驗來確定。也即，如前面所實現的數據和/或指令如在標準多路復用器中那樣被轉換，其中另外還有奇偶校驗位或其它差錯標識被轉換。控制信號、也即轉換或變化信號R/W和R/W反相首先被引導到用於各個位的所有轉換器(這裡在組件401至406中尤其被表示為與門)，其中同樣向這些轉換器輸送相應的輸入I10、I11、I20、I21至In0、In1。然後這些組件或者其來自401-406的輸出信號分別如圖4中所示的那樣被匯總到組件407至409中。為此組件407-409尤其作為或門來實施。在此情況下，於是得到多路復用組件的輸出O1、O2至On。圖4中所示的結構僅僅是根據圖2和3的多路復用組件的總結構的一部分，其中圖2和圖2具有在其中示例性示出的每個信號路徑的17位或5位的位寬。也即，根據圖2和3的兩個多路復用組件201和200有利地以圖4的形式來實施，以便如前所述能夠識別錯誤轉換的數據路徑並簡化差錯識別。這樣的差錯不能通過單純的奇偶校驗來確定，因為只要不存在位翻轉，錯誤的信號路徑的數據也就具有正確的奇偶性。
該安全性分組通過保護通向部件、尤其對應於圖1的103和104的外部部件的接口來封閉，其方式是如圖1中已經示出的那樣設置用於產生差錯標識的差錯標識單元105-107和用於檢驗所述差錯標識的差錯檢校驗單元108和109尤其是作為奇偶校驗位校驗器和奇偶校驗位發生器。在此所產生的差錯信號於是可以正好作為根據圖2和圖3的DAE/DOE信號、正好作為數據地址差錯或數據輸出差錯如所述的那樣也用在延遲組件中。
在安全的多路復用器中控制信號或轉換或變化信號R/W和R/W反相首先被引導到用於單個位的所有轉換器，然後才在TSC校驗器中被校驗，因此該多路復用器的使用可以通過檢驗控制信號來識別該控制信號中的差錯，或者如果僅有一位被錯誤地轉換，那麼這通過要轉換的數據的數據編碼來識別。
因此，通過本發明，可以在雙計算機系統的範圍內以相對簡單的方法實現安全性的顯著提高。
權利要求
1.用於延遲具有差錯發現機制的計算機系統的數據和/或指令訪問的延遲單元(102)，其中所述延遲單元如此來構造，使得未被延遲的數據和/或指令訪問與差錯識別之間的持續時間被補償。
2.用於延遲雙計算機系統的數據和/或指令訪問的延遲單元(102)，該雙計算機系統具有第一計算機(100)和第二計算機(101)，其中所述第一和第二計算機以某一時間偏移工作，並且所述延遲單元如此來構造，使得該雙計算機系統中的該時間偏移在訪問數據和/或指令時在所述兩個計算機中的至少一個中被補償。
3.根據權利要求1或2所述的延遲單元，其特徵在於，通過所述第一計算機(100)的數據和/或指令與所述第二計算機(101)的數據和/或指令的比較來進行差錯識別，其中所述延遲單元(102)如此來構造，使得所述延遲單元將雙處理器系統的數據和/或指令訪問一直延遲，直到執行了差錯識別為止。
4.根據權利要求1或2所述的延遲單元，其特徵在於，所述雙計算機系統通過數據總線(116)與至少一個第一部件(104)相連接，並且所述延遲單元(102)在所述雙計算機系統的至少一個計算機(100)與所述至少一個第一部件(104)之間被定位在所述數據總線上。
5.根據權利要求1或2所述的延遲單元，其特徵在於，所述雙計算機系統通過指令總線(117)與至少一個第二部件(103)相連接，並且所述延遲單元(102)在所述雙計算機系統的至少一個計算機(100)與所述至少一個第二部件(103)之間被定位在所述指令總線上。
6.根據權利要求1或2所述的延遲單元，其特徵在於，所述雙計算機系統通過混合的數據/指令總線與至少一個第三部件相連接，並且所述延遲單元在所述雙計算機系統的至少一個計算機與所述至少一個第三部件之間被定位在所述混合的數據/指令總線上。
7.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元如此來構造，使得寫操作和讀操作作為訪問被延遲。
8.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元如此來構造，使得僅有寫操作作為訪問被延遲。
9.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元如此來構造，使得僅有讀操作作為訪問被延遲。
10.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元包含延遲元件(204)和轉換組件(200)。
11.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元如此來構造，使得所述延遲單元能夠在訪問延遲和訪問不延遲之間轉換。
12.根據權利要求11所述的延遲單元，其特徵在於，所述轉換通過寫/讀信號(R/W)或從該寫/讀信號中導出的信號(反相R/W)來引入。
13.根據權利要求1或2所述的延遲單元，其特徵在於，所述延遲單元如此來構造，使得所述延遲單元本身是識別差錯的。
14.根據權利要求10所述的延遲單元，其特徵在於，所述轉換組件(200)作為安全的多路復用組件來實施。
15.根據權利要求11和14所述的延遲單元，其特徵在於，所述安全的多路復用組件如此來構造，使得設置有位轉換單元(401，402)，並且通過控制信號(R/W)來進行轉換，該控制信號在檢驗單元(TSC)中被檢驗，其中所述控制信號首先被輸送給所述位轉換單元，然後被輸送給所述檢驗單元。
16.根據權利要求1或2所述的延遲單元，其特徵在於，所述訪問作為寫操作或讀操作來構造，並且所述延遲單元如此來構造，使得設置有變化信號，通過該變化信號將寫操作改變為讀操作。
17.具有根據權利要求1或2所述的延遲單元的雙計算機系統。
18.用於延遲雙計算機系統的數據和/或指令訪問的方法，其中該雙計算機系統具有第一計算機(100)和第二計算機(101)，其中所述第一和第二計算機以某一時間偏移工作，並且所述雙計算機系統中的該時間偏移在訪問數據和/或指令時在所述兩個計算機中的至少一個中被補償。
19.用於延遲計算機系統的數據和/或指令訪問的方法，其中該計算機系統具有用於差錯識別的差錯發現機制，其特徵在於，未被延遲的數據和/或指令訪問與所述差錯識別之間的持續時間被補償。
全文摘要
公開了用於延遲雙計算機系統的數據和/或指令訪問的延遲單元(102)和方法，其中該雙計算機系統具有第一計算機(100)和第二計算機(101)，其中該第一和第二計算機以某一時間偏移工作，並且該延遲單元如此來構造，使得雙計算機系統中的該時間偏移在訪問數據和/或指令時在這兩個計算機的至少一個中被補償，以及還公開了用於延遲具有用於識別差錯的差錯發現機制的、計算機系統的數據和/或指令訪問的方法和延遲單元，其特徵在於，補償未延遲的數據和/或指令訪問與差錯識別之間的持續時間。
文檔編號G06F11/16GK1993680SQ200580026668
公開日2007年7月4日 申請日期2005年8月3日 優先權日2004年8月6日
發明者B·米勒, W·哈特, T·科特克, A·施泰寧格爾 申請人:羅伯特·博世有限公司