集成電路元件與電晶體元件以及微電子元件及其製造方法
2023-05-30 01:13:01 2
專利名稱：集成電路元件與電晶體元件以及微電子元件及其製造方法
技術領域：
本發明一般而言是有關於一種微電子元件，且特別有關於一種具有多邊(multi-sided)源極/漏極金屬矽化物(silicide)或其它接觸(contact)結構的微電子元件；另，本發明亦揭露一種形成上述結構的方法，以及一種具有上述結構的集成電路(integratedcircuit)。
背景技術：
一般電晶體與半導體元件乃包含位於柵極堆棧相對側的源極與漏極區，介層窗(via)或其它內連線(interconnect)則延伸穿越一或一以上位於電晶體上方的介電層，從而接觸源極與漏極區以內連接至電晶體。已知方法上，經介層窗所接觸的源極與漏極區的部分乃包含一金屬矽化層，以減低介層窗與源極以及漏極區間的電阻。
然而，當元件尺寸持續減小，源極與漏極區以及金屬矽化物的接觸乃逐漸薄化，因此，位於介層窗與源極和漏極區接合處的接觸電阻(contact resistance)將愈難以維持在一可接受的範圍內。
元件尺寸的縮小亦受到延伸穿過內連線結構中層間介電層(interlevel dielectric layer)的介層窗與其它內連線的直徑所限制，亦即，儘管當主動元件的關鍵尺寸(feature size)可進一步縮減，然而為減少介層窗與源極及漏極界面間的接觸電阻，並提供足夠的歐姆接觸(ohmic contact)，仍必需將介層窗所接觸的源極與漏極區維持在一最小接觸面積。
有鑑於此，業者需要一種可用以解決上述問題的元件及其形成方法。
發明內容
為解決上述問題，本發明乃提供一微電子元件，包含一絕緣物位於一基底上，一半導體結構以及一接觸層。半導體結構乃具有位於絕緣物上的一厚度，一相對於絕緣物的第一表面，以及一橫跨於至少部分厚度的側壁。接觸層具有一延伸於至少部分第一表面的第一部分，以及一橫跨於至少部分側壁的第二部分。
本發明所述的微電子元件，該半導體結構的一部分乃介於該絕緣物以及該接觸層的第二部分間。
本發明所述的微電子元件，該接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
本發明所述的微電子元件，該基底乃為一絕緣層上有矽的基底，其具有一絕緣層位於一半導體層與一塊材基底之間，而上述的絕緣物則界定於該絕緣層中，且上述的半導體結構則界定於該半導體層中。
本發明亦提供一種製造微電子元件的方法，包括於一基底上形成一絕緣物，並形成一位於絕緣物上具且有一厚度的半導體結構，此半導體結構乃具有一相對於絕緣物的第一表面以及橫跨於至少部分上述厚度的側壁。此方法亦包括形成一接觸層，其具有一延伸於至少部分上述第一表面的第一部分，以及一橫跨於至少部分上述側壁的第二部分。
本發明所述的製造微電子元件的方法，部分該半導體結構乃位於該絕緣物以及該接觸層的第二部分間。
本發明所述的製造微電子元件的方法，該接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
本發明亦提供一電晶體元件，此電晶體元件乃包含一位於一基底上的絕緣物，一位於此絕緣物上的柵極，位於柵極相對側的源極與漏極區，以及源極與漏極接觸。源極與漏極區乃具有位於絕緣物上的一厚度，而每一源極與漏極區乃具有一相對於絕緣物的第一表面，以及一側壁末端由柵極橫跨於至少部分上述厚度。每一源極與漏極接觸乃具有一延伸於至少部分相對第一表面的第一部分，以及一橫跨於至少部分相對於側壁的第二部分。
本發明所述的電晶體元件，至少一上述源極與漏極區之一的中間部分乃位於該絕緣物與其對應的源極與漏極接觸的第二部分間。
本發明所述的電晶體元件，至少上述源極與漏極區之一乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該對應的源極與漏極區之間。
本發明更提供一集成電路元件，此集成電路元件乃包含一絕緣物位於一基底上，多個微電子元件，多個介電層位於上述微電子元件之上，以及多個內連線。每一微電子元件包含(1)一半導體結構，其具有位於絕緣物上的一厚度，一相對於絕緣物的第一表面，以及一橫跨於至少部分上述厚度的側壁；以及(2)一接觸層，其具有一延伸於至少部分上述第一表面的第一部分，以及一橫跨於至少上述側壁的第二表面。內連線乃延伸穿越介電層，且其中至少一內連線電連接於上述微電子元件之一。
本發明所述的集成電路元件，每一半導體結構乃具有一部分位於該絕緣物以及其所對應接觸層的第二部分間。
本發明所述的集成電路元件，上述的接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
圖1顯示一依照本發明的特點所建造的微電子元件100的剖面圖式；圖2顯示依照本發明另一實施例所建造的微電子元件的剖面圖式；圖3顯示依照本發明又另一實施例所建造的微電子元件的剖面圖式；圖4a-4d是闡述根據本發明特點以製造微電子元件的流程剖面圖式；圖5顯示根據本發明特點一實施例中所形成的微電子元件的立體圖標；圖6顯示根據本發明特點一實施例中所形成的集成電路元件的剖面圖示。
具體實施例方式
為讓本發明的上述和其它目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下以下乃提供數個實施例以說明本發明的特徵。此外，本發明乃於不同實施例中重複說明符號及/或文字以求清楚或簡化，並藉以說明不同實施例及/或結構間的關係。再者，以下實施例中所述的「覆蓋」或「位於…之上」乃並非僅用以表示其直接接觸，亦可包含其它部分夾設於其中。
參照圖1，其顯示一依照本發明特點所製造的微電子元件100實施例的剖面圖式。此微電子元件100乃包含一基底110、一位於基底110上的絕緣物120、一位於絕緣物120上的半導體結構130、以及一覆蓋於半導體結構130的接觸層140。
基底110可包含一元素半導體(elementary semiconductor)(例如晶矽、多晶矽、非晶矽以及鍺)、一化合物半導體(compoundsemiconductor)(例如碳化矽(silicon carbide)以及砷化鎵(gallium arsenide))、一合金半導體(alloy semiconductor)(例如矽鍺、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鋁鎵(aluninum galliumarsenide)、磷化銦鎵(gallium indium phosphide))、或上述的組合及/或其它材料。基底110亦可包含一絕緣層上有半導體材料的基底，例如一絕緣層上有矽(silicon-on-insulator；SOI)的基底、一藍寶石上有矽的基底(silicon-on-sapphire；SOS)，或一薄膜電晶體(thin film transistor；TFT)基板。此實施例中，基底110亦可包含一摻雜外延層。基底110亦可包含一複合(multiple)矽結構或一複合層化合物半導體結構。
在諸多實施例中，絕緣物120可為一絕緣層上有矽的基底110當中的絕緣層，而另一實施例中，絕緣物120可沿著基底110的基體部分而延伸(例如於晶圓接合(wafer bonding)過程中)。絕緣物120亦可為一埋入氧化層，例如藉由氧注入隔離製程(separation-by-implanted-oxygen；SIMOX)或晶圓接合所形成。氧注入隔離製程主要乃將一高摻雜劑量的氧離子注入至矽晶圓中，以致峰值濃度(peak concentration)於矽表面下方延展。離子布植後，將晶圓暴露於高溫回火(anneal)(可於溫度範圍約1150至1400℃間)狀況下，以形成一大抵連續劑量的二氧化矽層，如此的埋入氧化層可電隔絕晶圓上方與下方的部分。埋入氧化層的厚度可介於約50-500納米，而位於埋入氧化層上方的單晶矽層厚度則約介於20-500納米的範圍間。絕緣物120乃較佳包含一介電常數大於7的高介電材料。
晶圓接合可利用鏡拋(mirror-polished)、平坦以及乾淨表面的晶圓，當兩晶圓(例如一熱氧化的矽晶圓以及一裸晶片)相接觸時，其是藉由凡得瓦耳力(Van der Waals force)而局部吸引且相互接合。此結合步驟可藉由對上述的晶圓對施以一輕微壓力開始，而結合的區域則可在數秒內沿著晶圓的基體部分而側向延伸。由於在室溫下的接合可能相對較弱，因此在室溫下接合的晶圓對可接受一熱處理以加強界面接合。當晶圓接合後，將矽晶圓表面的大體部分移除，而留下一薄化矽層。集成電路元件乃製造於此剩餘的薄化矽層中，而此薄化矽層則位於接合晶圓界面的氧化層上。
絕緣物120亦可藉由熱氧化法、原子層沉積法、化學氣相沉積法、物理氣相沉積法及/或其它製程方法而形成於基底110上，且亦可施以化學機械研磨及/或其它方法以得到較佳的絕緣物120厚度。再者，絕緣物120可包含氧化物、氧化矽、二氧化鉿-氧化鋁(hafnium dioxide-alumina；HfO2-Al2O3)合金，以及上述材料的組合及/或其它材料。絕緣物120的厚度約介於5-100埃。
在諸多實施例中，半導體結構130可界定於實施例中基底110的矽層或其它半導體層，其中上述基底110乃為一絕緣層上有矽的基底。半導體結構130亦可於絕緣物120上藉由例如原子層沉積法、化學氣相沉積法、物理氣相沉積法、金屬誘導橫向晶化(metal induced lateral crystallization；MILC)技術、外延成長法及/或其它製程沉積一半導體層而形成，且施以化學機械研磨及/或其它方法以得到較佳的半導體層厚度。接著可將上述的半導體層圖案化，例如藉由溼蝕刻及/或幹蝕刻，以形成半導體結構130。在諸多實施例中，基底110乃為一塊材半導體基底，而絕緣物120則為一注入於基底110的埋入氧化層。半導體結構130可界定於基底110中埋入氧化層上的部分，而氧化物乃經此注入以形成一埋入氧化層。
半導體結構130可包含矽、矽鍺、碳化矽、矽碳、碳化矽鍺、矽鍺碳及/或其它材料，並可具有一位於絕緣層120上的厚度T1大於或相當於約100埃。半導體結構130亦具有一相對於絕緣物120的第一表面134，以及一側壁138橫跨於至少部分上述的厚度T1。於圖1所示的實施例中，側壁138乃大抵橫跨於厚度T1，而在此實施例中，半導體結構130乃為一金屬氧化物半導體場效應電晶體(MOSFET)亦或其它型態電晶體的源極/漏極區，因此，半導體結構130乃通常摻雜一p型雜質(例如硼)及/或一n型雜質(例如磷)。
接觸層140乃具有一延伸於至少部分的半導體結構130第一表面134上的第一部分144，而接觸層140亦具有一橫跨於至少部分的半導體結構130側壁的第二部分148。於圖1所示的實施例中，第二部分148乃大抵橫跨於側壁138，未中斷且延伸於上述第一部分144以及絕緣物120之間。接觸層140可包含金屬、金屬矽化物、金屬氮化物、金屬氧化物、矽化鈷、矽化鎳、以及上述的組合及/或其它材料，且藉由原子層沉積法、化學氣相沉積法、物理氣相沉積法、等離子加強型化學氣相沉積法(PECVD)、金屬矽化製程及/或其它製程而形成。此實施中，接觸層140的厚度小於或相當於約400埃。
參照圖2，其闡述如圖1所示微電子元件100的另一實施例側視剖面圖，此處乃藉由說明符號200表示。微電子元件200乃包含一半導體結構230與一具有第一部分244與第二部分248的接觸層240，且半導體結構230以及接觸層240乃具有大抵如圖1所示的半導體結構130以及接觸層140的組成及製造方法，然而其中接觸層的第二部分248乃並未橫跨半導體結構230的厚度T1，相反地，第二部分248乃藉由半導體結構230的部分235而與絕緣物120相隔離。此實施例中，半導體結構部分235的厚度T2乃大於或相當於約50埃，而厚度T2亦可小於約100埃。
參照圖3，其闡述如圖1所示微電子元件100的另一實施例側視剖面圖，此處乃藉由說明符號300表示。微電子元件300乃包含一半導體結構330與一具有第一部分344與第二部分348的接觸層340，半導體結構330以及接觸層340乃具有大抵如圖1所示的半導體結構130以及接觸層140的組成及製造方法，然而其中接觸層340亦可包含一第三部分349介於絕緣物120與半導體結構330之間。此實施例中，接觸層340的第三部分349的厚度T3大於或相當於約10埃。
參照圖4a，其闡述根據本發明特點以製造微電子元件300的中間階段剖面圖式。圖4a中，一半導體層404乃形成於基底110以及絕緣物120上，半導體層404可藉由氧注入隔離製程所形成的氧埋入氧化層而隔離，而半導體層404亦可藉由原子層沉積法、化學氣相沉積法、物理氣相沉積法、外延法、金屬誘導橫向晶化技術及/或其它製程所形成，其厚度可介於範圍約100至2500埃之間。
參照圖4b至圖4c，其顯示圖4a所示的微電子元件300於後續階段製造過程的剖面圖式。在圖4b與圖4c中，半導體層404的部分可經移除以形成半導體結構330，例如可施以一或一以上的幹蝕刻及/或溼蝕刻製程以圖案化半導體層404，從而形成半導體結構330。此實施例中，一或一以上的蝕刻製程可於絕緣物120與半導體結構330間底切成一空隙406，例如可藉由一等向性(isotropic)蝕刻而形成空隙406，而其中等向性蝕刻的蝕刻反應速率乃明顯多於單一方向。此蝕刻方式亦可能將絕緣物120以及半導體層404底切，如圖4b所示，亦或者底切絕緣物120而不包含半導體層404，如圖4c所示。
空隙406可包含一位於絕緣層120以及半導體層404的凹陷，如圖4b所示，或可包含一位於絕緣物120中然並無位於半導體層404的凹陷，如圖4c所示。如圖4b所示的實施例中，空隙406乃包含一位於絕緣物120以及半導體層404的凹陷，而例如假設形成空隙406的蝕刻乃具有針對半導體層404而言有一相對於絕緣物120較佳或較差的蝕刻選擇性，則空隙406可能並非位於絕緣物120以及半導體層404界面的中央處。
此實施例中，空隙406的寬度W1可介於範圍約10-1000埃之間。空隙406的寬度W1亦可大抵相似於圖3中所示的接觸層第三部分349的厚度。
參照圖4d，其顯示圖4b及/或圖4c所示的微電子結構300於後續階段製造過程中的剖面圖式。圖4d中，接觸層340可藉由毯覆式沉積一接觸材料而形成，例如藉由原子層沉積法、化學氣相沉積法、物理氣相沉積法、金屬矽化製程及/或其它製程方法而形成。接觸材料的沉積亦可經由一等向性沉積方法，以致空隙406可大抵填滿。接著可將接觸材料經蝕刻或圖案化以定義為接觸層340。如上所述，接觸層340可包含第一、第二及第三部分344、348、349。
參照圖5，其顯示根據本發明特點一實施例中所形成的微電子元件500的立體圖。此實施例中，微電子元件500乃為一鰭型場效電晶體(FinFET)，當然，本發明的特點亦可應用及/或容易適用於其它型態的電晶體，包含單柵電晶體、雙重柵極電晶體、三重柵極電晶體以及其它多重柵極電晶體，且亦可用於各式各樣的應用中，包括感測單元(sensor cell)、存儲單元(memory cell)、邏輯單元(logic cell)等或其它元件。
微電子元件500包含一絕緣物520覆蓋於或整合於基底510，微電子元件500亦包含半導體結構的第一及第二部分530a與530b。此實施例中，半導體結構530a與530b乃為源極/漏極區。半導體結構的第一及第二部分530a與530b乃藉由半導體結構的第三部分530c而連結。舉例來說，半導體結構的第三部分530c可為一溝道區，其可能具有一摻雜型態相反於半導體結構的第一、第二部分530a與530b的摻雜型態。
微電子元件500亦包含第一與第二接觸540a及540b，形成於所相對的半導體結構第一、第二部分530a與530b。上述第一與第二接觸540a與540b可大抵與圖1中所示接觸層140的組成與製造方法相似，例如，第一接觸540a可包含第一與第二部分544a與548a，其第一部分544a乃延伸於至少部分半導體結構第一部分530a的表面535a之上，其第二部分548a則橫跨於至少部分半導體結構第一部分530a的側壁538a上。在圖5所述的實施例中，第一接觸540a的第二部分548a乃大抵未中斷且延伸於第一部分544a與絕緣物520之間，並大抵橫跨於側壁538a。
微電子元件500亦可包含一偏側部分(biasing feature)550介於半導體結構第一及第二部分530a與530b間，並且橫跨於半導體結構第三部分530c。此實施例中，偏側部分550可作為電晶體的柵極，舉例來說，偏側部分550可包含摻雜多晶矽及/或其它導電材料例如鈦、鉭、氮化鈦、氮化鉭、矽化鎳以及矽化鈷。此實施例中，偏側部分550可由至少部分介於半導體結構第一及第二部分530a與530b間而延伸，接著加寬並且停止於第三接觸540c，其第三接觸540c乃大抵相似於第一與第二接觸540a與540b。再者，如圖5中所示，偏側部分550可包含一圓狀、楔狀、鰭型或其它型態的突起物555延伸而遠離於半導體結構530a-530c。舉例來說，突起物555可於半導體結構530a-530c上延伸至一高度H1。微電子元件500亦可包含一介電層介於偏側部分550與上述一或一以上的半導體結構530a-530c間。
參照圖6，其顯示根據本發明特點一實施例中所形成的集成電路元件600的剖面圖示。集成電路元件600為可實施上述微電子元件特徵的狀態，例如集成電路元件600乃包含多個微電子元件610位於基底630上或其中，一或一以上的微電子元件乃大抵相似於圖1至圖3及圖5所示的相對微電子元件100、200、300、500。微電子元件610可內連線及/或連接至一或一以上的形成於基底630上或其中的其它微電子元件620。微電子元件620可為或可包含金屬氧化物半導體場效電晶體、鰭型場效電晶體及/或其它已知或以後所發展的半導體元件。
集成電路元件600可包含內連線640，其沿伸及/或穿越一或一以上介電層650而至多個微電子元件610之一。介電層650可包含氧化矽、黑鑽(black diamond)及/或其它材料，並可藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、旋轉塗布法及/或其它製程方法。介電層650的厚度可介於範圍約2000-15000埃。內連線640可包含銅、鎢、金、鋁、納米碳管、碳福樂烯(carbonfullerenes)、耐火金屬(refractory metal)及/或其它材料，並可藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法及/或其它製程方法所形成。
以上所述僅為本發明較佳實施例，然其並非用以限定本發明的範圍，任何熟悉本項技術的人員，在不脫離本發明的精神和範圍內，可在此基礎上做進一步的改進和變化，因此本發明的保護範圍當以本申請的權利要求書所界定的範圍為準。
附圖中符號的簡單說明如下100～微電子元件110～基底120～絕緣物130～半導體結構134～半導體結構的第一表面138～半導體結構的側壁140～接觸層
144～接觸層的第一部分148～接觸層的第二部分200～微電子元件230～半導體結構235～半導體結構部分240～接觸層244～接觸層的第一部分248～接觸層的第二部分300～微電子元件330～半導體結構340～接觸層344～接觸層的第一部分348～接觸層的第二部分349～接觸層的第三部分404～半導體層406～空隙500～微電子元件510～基底520～絕緣物530a～半導體結構第一部分530b～半導體結構第二部分530c～半導體結構第三部分535a～半導體結構第一部分的表面538a～半導體結構第一部分的側壁540a～第一接觸540b～第二接觸540c～第三接觸
544a～第一接觸的第一部分548a～第一接觸的第二部分550～偏側部分555～突起物600～集成電路元件610～微電子元件620～微電子元件630～基底640～內連線650～介電層T1～半導體結構的厚度T2～半導體結構部分的厚度T3～接觸層第三部分的厚度W1～空隙的寬度H1～突起物的高度
權利要求
1.一種微電子元件，其特徵在於所述微電子元件包含一絕緣物，位於一基底上；一半導體結構，位於該絕緣物之上，並且具有一厚度、一相對於該絕緣物的第一表面和一橫跨至少部分該厚度的側壁；以及一接觸層，具有一延伸於至少部分該第一表面上的第一部分，以及一橫跨於至少部分上述側壁的第二部分。
2.根據權利要求1所述的微電子元件，其特徵在於該半導體結構的一部分乃介於該絕緣物以及該接觸層的第二部分間。
3.根據權利要求1所述的微電子元件，其特徵在於該接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
4.根據權利要求1所述的微電子元件，其特徵在於該基底乃為一絕緣層上有矽的基底，其具有一絕緣層位於一半導體層與一塊材基底之間，而上述的絕緣物則界定於該絕緣層中，且上述的半導體結構則界定於該半導體層中。
5.一種電晶體元件，其特徵在於所述電晶體元件包含一絕緣物，位於一基底上；一柵極，位於該絕緣物上；一源極與漏極區，位於該柵極的相對側，且具有一位於該絕緣物上的厚度，每一源極與漏極區乃具有一相對於該絕緣物的第一表面，與一側壁末端由柵極橫跨於至少部分上述厚度；以及一源極與漏極接觸，每一源極與漏極接觸乃具有一延伸於至少部分該第一表面上的第一部分，以及一橫跨至少部分上述側壁的第二部分。
6.根據權利要求5所述的電晶體元件，其特徵在於至少一上述源極與漏極區之一的中間部分乃位於該絕緣物與其對應的源極與漏極接觸的第二部分間。
7.根據權利要求5所述的電晶體元件，其特徵在於至少上述源極與漏極區之一乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該對應的源極與漏極區之間。
8.一種製造微電子元件的方法，其特徵在於所述製造微電子元件的方法包括形成一絕緣物於一基底之上；形成一半導體結構，其包含一位於該絕緣物上的厚度，一相對於該絕緣物的第一表面與一橫跨於至少部分該厚度的側壁；以及形成一接觸層，其具有一延伸於至少部分該第一表面上的第一部分，以及一橫跨至少部分上述側壁的第二部分。
9.根據權利要求8所述的製造微電子元件的方法，其特徵在於部分該半導體結構乃位於該絕緣物以及該接觸層的第二部分間。
10.根據權利要求8所述的製造微電子元件的方法，其特徵在於該接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
11.一種集成電路元件，其特徵在於所述集成電路元件包括一絕緣物，位於一基底上；多個微電子元件，其每一微電子元件包含一半導體結構，位於該絕緣物之上，並且具有一厚度，一相對於該絕緣物的第一表面，和一橫跨至少部分該厚度的側壁；以及一接觸層，其具有一延伸於至少部分該第一表面上的第一部分，以及一橫跨至少部分上述側壁的第二部分；多個介電層，位於上述微電子元件之上；以及多個內連線，延伸穿過上述的介電層，且至少一上述的內連線連接於上述微電子元件之一。
12.根據權利要求11所述的集成電路元件，其特徵在於每一半導體結構乃具有一部分位於該絕緣物以及其所對應接觸層的第二部分間。
13.根據權利要求11所述的集成電路元件，其特徵在於上述的接觸層乃包含一連接於該第二部分的第三部分，且該第三部分乃位於部分上述絕緣物以及部分該半導體結構之間。
全文摘要
本發明涉及一種集成電路元件與電晶體元件以及微電子元件及其製造方法，所述微電子元件，其包含有一位於基底上的絕緣層，一半導體結構以及一接觸層。此半導體結構乃位於上述的絕緣層上並具有一厚度，一相對於此絕緣層的第一表面，以及一橫跨於至少部分上述厚度的側壁。上述的接觸層乃具有一延伸於至少部分第一表面上的第一部分，以及一橫跨於至少部分側壁的第二部分。
文檔編號H01L21/336GK1645627SQ200410103538
公開日2005年7月27日 申請日期2004年12月29日 優先權日2003年12月29日
發明者林俊傑 申請人:臺灣積體電路製造股份有限公司