具有帶單元的存儲器陣列的製作方法

2023-05-29 21:42:57

本發明的實施例涉及半導體領域，更具體地，涉及具有帶單元的存儲器陣列。

背景技術：

靜態隨機存取存儲器(「SRAM」)陣列通常用於集成電路器件中的數據存儲。最近，鰭式場效應電晶體(「finFET」)技術的進步使用可能的finFET電晶體製造了先進的SRAM單元。SRAM陣列性能通常與布局有關。例如，SRAM單元位於SRAM陣列中的位置有時使得SRAM陣列的內部單元與SRAM陣列的邊緣單元相比不同地執行操作。性能的差異通常由邊緣單元的不連續單元布局結構引起。一些SRAM陣列包括具有P阱和N阱帶結構的偽單元來幫助使得總體SRAM性能更加統一。包括帶結構的偽單元有時被稱為帶單元(strap cell)。

技術實現要素：

本發明的實施例提供了一種存儲器陣列，包括：多個存儲器單元，所述多個存儲器單元以列和行進行布置，存儲器單元的列布置在第一方向上，存儲器單元的行布置在與所述第一方向不同的第二方向上，所述多個存儲器單元的每個存儲器單元都包括：位線部，在所述第一方向上延伸，所述位線部與相鄰存儲器單元的位線部耦合；互補位線部，在所述第一方向上延伸，所述互補位線部與所述相鄰存儲器單元的互補位線部耦合；字線部，在所述第二方向上延伸，所述字線部與另一相鄰存儲器單元的字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述存儲器單元的至少一個字線部基本平行的行，其中，每個第一類型帶單元都包括第一類型阱帶結構，並且所述第一類型 阱帶結構被配置為將所述第一類型帶單元的第一類型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述至少一個字線部或至少一個其他字線部基本平行的行，其中，每個第二類型帶單元都包括第二類型阱帶結構，並且所述第二類型阱帶結構被配置為將所述第二類型帶單元的第二類型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中，所述存儲器單元的列的每一列存儲器單元都被所述多個第一類型帶單元中的至少一個第一類型帶單元或所述多個第二類型帶單元中的至少一個第二類型帶單元界定。

本發明的實施例還提供了一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括：多個SRAM單元，所述多個SRAM單元以列和行進行布置，所述SRAM單元的列布置在第一方向上，所述SRAM單元的行布置在與所述第一方向不同的第二方向上，所述多個SRAM單元的每個SRAM單元都包括：寫位線部，在所述第一方向上延伸，所述寫位線部與相鄰SRAM單元的寫位線部耦合，互補寫位線部，在所述第一方向上延伸，所述互補寫位線部與所述相鄰SRAM單元的互補寫位線部耦合；讀位線部，在所述第一方向上延伸，所述讀位線部與所述相鄰SRAM單元的讀位線部耦合；寫字線部，在所述第二方向上延伸，所述寫字線部與另一相鄰SRAM單元的寫字線部耦合；讀字線部，在所述第二方向上延伸，所述讀字線部與所述另一相鄰SRAM單元的讀字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部基本平行的行，其中，每個第一類型帶單元都包括P型阱帶結構，並且所述P型阱帶結構被配置為將所述第一類型帶單元的P型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部或所述SRAM單元的至少一個其他讀字線部或所述SRAM單元的至少一個其他寫字線部基本平行的行，其中，每個第二類型帶單元都包括N型阱帶結構，並且所述N型阱帶結構被配置為將所述第二 類型帶單元的N型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中，所述SRAM單元的列的每一列SRAM單元都被所述多個第一類型帶單元的一個第一類型帶單元或所述多個第二類型帶單元的一個第二類型帶單元界定。

本發明的實施例還提供了一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括：多個SRAM單元，所述多個SRAM單元以列和行進行布置，所述SRAM單元的列布置在第一方向上，所述SRAM單元的行布置在與所述第一方向不同的第二方向上，所述多個SRAM單元的每個SRAM單元都包括：寫位線部，在所述第一方向上延伸，所述寫位線部與相鄰SRAM單元的寫位線部耦合；互補寫位線部，在所述第一方向上延伸，所述互補寫位線部與所述相鄰SRAM單元的互補寫位線部耦合；讀位線部，在所述第一方向上延伸，所述讀位線部與所述相鄰SRAM單元的讀位線部耦合；寫字線部，在所述第二方向上延伸，所述寫字線部與另一相鄰SRAM單元的寫字線部耦合；讀字線部，在所述第二方向上延伸，所述讀字線部與所述另一相鄰SRAM單元的讀字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部基本平行的行，其中，每個第一類型帶單元都包括P型阱帶結構，並且所述P型阱帶結構被配置為將所述第一類型帶單元的P型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部或所述SRAM單元的至少一個其他讀字線部或所述SRAM單元的至少一個其他寫字線部基本平行的行，其中，每個第二類型帶單元都包括N型阱帶結構，並且所述N型阱帶結構被配置為將所述第二類型帶單元的N型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中每一列SRAM單元都被所述多個第一類型帶單元的一個第一類型帶單元或所述多個第二類型帶單元的一個第二類型帶單元界定，所述多個SRAM單元的SRAM單元被劃分為第一子陣列、第二子陣列、第三子陣列和第四子陣列，所述第一子陣列具有所述多個SRAM單 元的第一組SRAM單元，所述第二子陣列具有所述多個SRAM單元的第二組SRAM單元，所述第三子陣列具有所述多個SRAM單元的第三組SRAM單元，並且所述第四子陣列具有所述多個SRAM單元的第四組SRAM單元，所述第一子陣列鄰接所述第二子陣列，所述第三子陣列鄰接所述第四子陣列，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的寫位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的寫位線部電連接，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的互補寫位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的互補寫位線部電連接，所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的寫位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的寫位線部電連接，所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的互補寫位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的互補寫位線部電連接，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的讀位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的讀位線部物理分離，以及所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的讀位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的讀位線部物理分離。

附圖說明

當結合附圖進行閱讀時，根據以下詳細的描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪製。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據一個或多個實施例的靜態隨機存取存儲器(SRAM)陣列的平面圖。

圖2是根據一個或多個實施例的SRAM陣列的平面圖。

圖3是根據一個或多個實施例的SRAM陣列的平面圖。

圖4是根據一個或多個實施例的兩埠SRAM陣列的平面圖。

圖5是根據一個或多個實施例的兩埠SRAM陣列的平面圖。

圖6是根據一個或多個實施例的兩埠SRAM陣列的平面圖。

圖7是根據一個或多個實施例的兩埠SRAM陣列的平面圖。

圖8是根據一個或多個實施例的SRAM單元的電路圖。

圖9是根據一個或多個實施例的SRAM單元的電路圖。

圖10是根據一個或多個實施例的SRAM單元的布局圖。

圖11是根據一個或多個實施例的SRAM單元的布局圖。

圖12是根據一個或多個實施例的SRAM單元的高級(high-level)圖。

圖13是根據一個或多個實施例的兩埠SRAM單元的電路圖。

圖14是根據一個或多個實施例的兩埠SRAM單元的布局。

圖15是根據一個或多個實施例的兩埠SRAM單元的高級圖。

圖16是根據一個或多個實施例的SRAM陣列的高級圖。

圖17是根據一個或多個實施例的SRAM陣列的布局圖，其中SRAM單元的列在SRAM單元的列的端部處具有第一類型帶狀單元的行。

圖18是根據一個或多個實施例的SRAM陣列的布局圖，其中SRAM單元的列在SRAM單元的列的端部處具有第二類型的帶單元的行。

圖19是根據一個或多個實施例的形成具有帶單元的SRAM陣列的方法。

具體實施方式

以下公開內容提供了用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下描述組件或布置的具體實例以簡化本發明。當然，這些僅僅是實例而不用於限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，並且也可以包括可以在第一部件和第二部件之間形成附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發明可以在各個實例中重複參考標號和/或字母。這些重複是為了簡化和清楚，其本身並不表示所討論的各個實施例和/或配置之間的關係。

帶單元有助於使總體SRAM陣列性能在SRAM陣列的內部單元和邊緣單元之間更加統一。包括在一些SRAM陣列中的帶單元包括N阱帶結構(在 襯底中的電壓線和N阱區域之間進行電連接)和P阱帶結構(在襯底中的電壓線和P阱區域之間進行電連接)。這些連接用於幫助在SRAM陣列中實現均勻的電荷分布。隨著SRAM陣列在物理尺寸上朝向10納米技術持續縮小並且超過該技術，傳統的帶單元消耗SRAM陣列面積的增加的百分比，這降低了SRAM陣列的效率。如此，以下討論的實施例引入了SRAM陣列，其包括與包括相互相鄰的N阱帶結構和P阱帶結構兩者的帶單元相比消耗更少量SRAM陣列的帶單元。

與包括相互相鄰的P阱帶結構和N阱帶結構兩者的帶單元的可比較SRAM陣列相比，本文討論的實施例有助於將SRAM陣列尺寸的面積減小大約1.3％至大約18.5％。例如，本文討論的實施例描述了SRAM陣列，其包括僅具有N阱帶結構和P阱帶結構中的一種的帶單元或具有與P阱帶結構間隔開的N阱帶結構的帶單元。

此外，在一些實施例中，由於所討論的帶單元僅包括N阱帶結構和P阱帶結構中的一種，所以帶單元的單元高度低於包括P阱帶結構和N阱帶結構兩者的帶單元的單元高度。包括具有較低單元高度的帶單元的SRAM陣列包含具有總體較短長度的位線。位線的長度影響位線中的電容。例如，電容隨著位線長度的增加而增加。類似地，電容隨著位線長度的減小而減小。SRAM陣列性能隨著位線電容的降低而提高。

圖1是根據一個或多個實施例的SRAM陣列100的平面圖。SRAM陣列100包括布置為列和行的多個SRAM單元101。SRAM陣列100還包括多個第一類型帶單元103和多個第二類型帶單元105。SRAM陣列100任選地包括列邊緣/偽單元106。SRAM單元101被配置為電連接至感測放大器107。

在第一方向Y上布置SRAM單元101的列。SRAM陣列100包括N列，其中N是正整數。在第二方向X上布置SRAM單元101的行。第二方向X不同於第一方向Y。SRAM陣列包括M行，其中M是正整數。

每個SRAM單元101都包括在第一方向Y上延伸的位線部BL、在第一方向Y上延伸的互補位線部BLB、在第二方向X上延伸的字線部WL(未示出)、至第一電壓線Vss(未示出)的連接和至第二電壓線Vdd(未示出) 的連接。在SRAM陣列100的同一列中，每個SRAM單元101的位線部BL都與相鄰的SRAM單元101的位線部BL耦合以形成貫穿(across)SRAM陣列100的位線。在SRAM陣列100的同一列中，每個SRAM單元101的互補位線部BLB都與相鄰的SRAM單元101的互補位線部BLB耦合以在第一方向Y上形成貫穿SRAM陣列100的互補位線。在SRAM陣列100的同一行中，每個SRAM單元101的字線部WL都與相鄰的SRAM單元101的字線部WL耦合以在第二方向X上形成橫跨SRAM陣列100的字線。

多個第一類型帶單元103被布置為與SRAM單元101的至少一個字線部WL基本平行的行。每個第一類型帶單元103都包括第一類型阱帶結構(未示出)。第一類型阱帶結構是P型阱帶結構和N型阱帶結構中的一種。為了便於討論，第一類型帶單元103被主要討論並且示出為具有P型阱帶結構。每個第一類型帶單元103都不包括第二類型阱帶結構。例如，第二類型阱帶結構是N型阱帶結構和P型阱帶結構中的包括在第一類型帶單元103中的另外一種。第一類型帶單元103能夠小於包括P型和N型阱帶結構兩者的帶單元。

第一類型帶單元103的第一類型阱帶結構被配置為將相同類型的阱類型與第一電壓線Vss或第二電壓線Vdd電連接。例如，如果第一類型帶單元103包括P型阱帶結構，則P型阱帶結構被配置為將第一類型帶單元103的P型阱與第一電壓連接件(未示出)電連接。第一電壓連接件與第一電壓線Vss電耦合。在一些實施例中，第一電壓連接件與第二電壓線Vdd電耦合。在一些實施例中，第一類型帶單元103被配置為不用於存儲數據的偽單元。在一些實施例中，第一類型帶單元103均包括一個或多個偽柵電極。在一些實施例中，第一類型帶單元103均包括至少六個偽柵電極。

多個第二類型帶單元105被布置為與SRAM單元101的至少一個字線部WL或至少一個其他字線部WL基本平行的行。在一些實施例中，第二類型帶單元105的行基本平行於第一類型帶單元103的行。每個第二類型帶單元105都包括第二類型阱帶結構(未示出)。第二類型阱帶結構是N型阱帶結構和P型阱帶結構中的另一種，該另一種與包括在第一類型帶單元103中的阱帶結構的類型相反。為了便於討論，由於第一類型帶單元103 被主要討論並且示為具有P型阱帶結構，所以第二類型帶單元105被主要討論並且示為具有N型阱帶結構。每個第二類型帶單元105都不包括第一類型阱帶結構。第二類型帶單元105能夠小於包括P型和N型阱帶結構兩者的帶單元。

第二類型帶單元105的第二類型阱帶結構被配置為將相同類型的阱類型與第二電壓線Vdd和第一電壓線Vss中的另一個電連接。例如，如果第一類型帶單元103包括P型阱帶結構，則第二類型帶單元105包括N型阱帶結構。N型阱帶結構被配置為將第二類型帶單元105的N型阱與第二電壓連接件(未示出)電連接。第二電壓連接件與第二電壓線Vdd電耦合。在一些實施例中，如果第一電壓連接件與第二電壓線Vdd電耦合，則第二電壓連接件與第一電壓線Vss電耦合。在一些實施例中，第二類型帶單元被配置為不用於存儲數據的偽單元。在一些實施例中，第二類型帶單元105均包括一個或多個偽柵電極。在一些實施例中，第二類型帶單元105均包括至少六個偽柵電極。

每一列SRAM單元101都被一個第一類型帶單元103和一個第二類型帶單元105界定(bracket，或稱為「囊括」)。第一類型帶單元103位於SRAM單元101的列的第一端，而第二類型帶單元105位於SRAM單元101的該列的與SRAM單元101的該列的第一端相對的第二端。

SRAM單元101布置為SRAM單元101的具有在第一方向Y上的單元間距P的列。第一類型帶單元103和第二類型帶單元105具有在第一方向Y上的單元高度H。在一些實施例中，單元高度H等於單元間距P的大約三倍。在一些實施例中，單元間距P小於約0.135微米。例如，如果第一SRAM設計規則指定每條位線的位單元的最大量為256位，並且阱帶(well strap)之間的最大距離由第二SRAM設計規則設置為大約35微米，則大約0.135微米的單元間距P使得SRAM單元設計滿足第一設計規則和第二設計規則。例如，256(位)x0.135微米(單元間距)等於大約34.56微米，這滿足阱帶之間的最大距離的第二設計規則。在一些實施例中，位於SRAM單元101的第一列的第一端的第一類型帶單元103和位於SRAM單元101的第一列的第二端的第二類型帶單元105之間的最大距離小於約33微米。

在一些實施例中，位於SRAM單元101的第一列的第一端的第一類型帶單元103和位於SRAM單元101的第一列的第二端的第二類型帶單元105之間的最大距離被設置為一距離，該距離使得SRAM陣列性能類似於包括具有p型和n型帶結構兩者的帶單元的SRAM陣列。因此，基於SRAM陣列100的大小，SRAM陣列100任選地包括第一類型帶單元103和/或第二類型帶單元105的更大量的行。在一些實施例中，不管帶單元103/105的行的量是多少，包括在SRAM陣列100中的帶單元103/105的行以帶單元的類型交替。例如，如果SRAM陣列100中的帶單元的第一行包括第一類型的帶單元103，則SRAM陣列100中的帶單元的下一行包括第二類型的帶單元105。

SRAM單元101的位線部BL和互補位線部BLB被配置為電連接至感測放大器107。偽單元106被配置為提供至第一電壓線Vss、第二電壓線Vdd和/或字線部WL的連接。在一些實施例中，偽單元106包括字線部WL的字線部驅動器電路。

圖2是根據一個或多個實施例的SRAM陣列200的平面圖。SRAM陣列200包括SRAM陣列100(圖1)的許多部件，參考標號增加了100。SRAM單元201被劃分為具有第一組SRAM單元201的第一子陣列202a和具有第二組SRAM單元201的第二子陣列202b，第一組SRAM單元201將第二組SRAM單元201排除在外。SRAM陣列200包括被配置為將一個以上的感測放大器207(諸如第一感測放大器207a和第二感測放大器207b)連接至SRAM陣列200的部件。

SRAM陣列200包括至少一行偽單元204。偽單元204將第一子陣列202a與第二子陣列202b隔離。在一些實施例中，SRAM陣列200包括多行偽單元204。包括在SRAM陣列200中的偽單元204的數量等於SRAM單元201的數量。在第二方向X上布置包括在SRAM陣列200中的偽單元204，並且該偽單元基本與包括在SRAM陣列200中的SRAM單元201的列對齊。偽單元204的行位於第一子陣列202a和第二子陣列202b之間。第一子陣列202a的SRAM單元201的位線部BL與第二子陣列202b的SRAM單元201的位線部BL物理分離。第一子陣列202a的SRAN單元201 的互補位線部BLB與第二子陣列202b的SRAM單元201的互補位線部BLB物理分離。

包括在第一子陣列202a中的SRAM單元201的位線部BL和互補位線部BLB被配置為電連接至第一感測放大器207a。包括在第二子陣列202b中的SRAM單元201的位線部BL和互補位線部BLB被配置為電連接至與第一感測放大器207a不同的第二感測放大器207b。

圖3是根據一個或多個實施例的SRAM陣列300的平面圖。SRAM陣列300包括SRAM陣列200(圖2)的許多部件，參考標號增加了100。在SRAM陣列300中，偽單元204(圖2)被第一類型帶單元303所替代。在一些實施例中，偽單元204(圖2)被第二類型帶單元305所替代。換句話說，第一類型帶單元303或第二類型帶單元305能夠被用作偽單元來隔離鄰接或相鄰的子陣列，諸如第一子陣列303a和第二子陣列303b。SRAM陣列300包括第一類型帶單元303和/或第二類型帶單元305的多行，從而使得SRAM陣列300交替第一類型帶單元303和第二類型帶單元305的行。第二類型帶單元305的行包括位於SRAM單元301的列的第一端處的第二類型帶單元305。第二類型帶單元305的行還包括位於SRAM單元301的列的與第一端相對的第二端處的第二類型帶單元305。第一類型帶單元303的行包括位於SRAM陣列300中的第一類型帶單元303，從而使得第一類型帶單元303位於第一子陣列302a和第二子陣列302b之間。

包括在第一子陣列302a中的SRAM單元301的位線部BL和互補位線部BLB被配置為電連接至第一感測放大器307a。包括在第二子陣列302b中的SRAM單元301的位線部BL和互補位線部BLB被配置為電連接至與第一感測放大器307a不同的第二感測放大器307b。

圖4是根據一個或多個實施例的兩埠SRAM陣列400的平面圖。SRAM陣列400包括類似於關於SRAM陣列100(圖1)所討論的部件，其中參考標號增加300。

每個SRAM單元401都包括在第一方向Y上延伸的讀位線部RBL、在第一方向Y上延伸的寫位線部WBL、在第一方向Y上延伸的互補寫位線部WBLB、在第二方向X上延伸的寫字線部WWL(未示出)、在第二方 向X上延伸的讀字線部RWL(未示出)、至第一電壓線Vss的連接(未示出)和至第二電壓線Vdd的連接(未示出)。每個SRAM單元401的讀位線部RBL都與SRAM陣列400的同一列中的相鄰SRAM單元401的讀位線部RBL耦合以形成貫穿SRAM陣列400的讀位線。每個SRAM單元401的寫位線部WBL都與SRAM陣列400的同一列中的相鄰SRAM單元401的寫位線部WBL耦合以形成貫穿SRAM陣列400的寫位線。互補寫位線部WBLB與SRAM陣列400的同一列中的相鄰SRAM單元401的互補寫位線部WBLB耦合以形成貫穿SRAM陣列400的互補寫位線。每個SRAM單元401的字線部WL都與SRAM陣列400的同一行中的相鄰SRAM單元401的字線部WL耦合以形成貫穿SRAM陣列400的字線。

SRAM單元401的寫位線部WBL、互補寫位線部WBLB和讀位線部RBL被配置為電連接至感測放大器407。

圖5是根據一個或多個實施例的兩埠SRAM陣列500的平面圖。SRAM陣列500包括關於SRAM陣列400(圖4)所討論的許多部件，其中參考標號增加了100。SRAM陣列500包括被配置為將一個以上的感測放大器507(諸如第一感測放大器507a和第二感測放大器507b)連接至SRAM陣列500的部件。

在SRAM 500中，SRAM單元501被劃分為具有第一組SRAM單元501的第一子陣列502a和具有第二組SRAM單元501的第二子陣列502b，第一組SRAM單元501將第二組SRAM單元501排除在外。第一子陣列502a鄰接第二子陣列502b，即在第二子陣列502b和第一子陣列502a之間沒有偽單元的中介行。相對於第二方向X，第一子陣列502a的SRAM單元501的至少一個第一列與第二子陣列502b的SRAM單元501的至少一個第二列基本對齊。

第一子陣列502a的SRAM單元501的布置在至少一個第一列中的寫位線部WBL與第二子陣列502b的SRAM單元501的布置在至少一個第二列中的寫位線部WBL電連接。第一子陣列502a的SRAM單元501的布置在至少一個第一列中的互補寫位線部WBLB與第二子陣列502b的SRAM單元501的布置在至少一個第二列中的互補寫位線部WBL電連接。

第一子陣列502a的讀位線部RBL與第二子陣列502b的讀位線部RBL物理分離。例如，第一子陣列502a的SRAM單元501的布置在至少一個第一列中的讀位線部RBL與第二子陣列502b的SRAM單元501的布置在至少一個第二列中的讀位線部RBL物理分離。

包括在第一子陣列502a中的SRAM單元501的讀位線部RBL被配置為電連接至第一感測放大器507a。包括在第二子陣列502b中的SRAM單元501的讀位線部RBL被配置為電連接至第二感測放大器507b。包括在第一子陣列502a中的SRAM單元501的寫位線部WBL和包括在第二子陣列502b中的SRAM單元501的寫位線部WBL被配置為電連接至第一感測放大器507a。包括在第一子陣列502a中的SRAM單元501的互補寫位線部WBLB和包括在第二子陣列502b中的SRAM單元501的互補寫位線部WBLB被配置為電連接至第一感測放大器507a。

圖6是根據一個或多個實施例的兩埠SRAM陣列600的平面圖。SRAM陣列600包括關於SRAM陣列500(圖5)所討論的許多部件，其中參考標號增加了100。

SRAM陣列600包括至少一行偽單元604。在一些實施例中，SRAM陣列600包括多行偽單元604。包括在SRAM陣列600中的偽單元604的數量等於SRAM單元601的列的數量。包括在SRAM陣列600中的偽單元604布置在第二方向X上，並且與包括在SRAM陣列600中的SRAM單元601的列基本對齊。偽單元604的行位於第一子陣列602a和第二子陣列602b之間。

第一子陣列602a的讀位線部RBL與第二子陣列602b的讀位線部RBL物理分離。例如，第一子陣列602a的SRAM單元601的布置在至少一個第一列中的讀位線部RBL與第二子陣列602b的SRAM單元601的布置在至少一個第二列中的讀位線部RBL物理分離。包括在第一子陣列602a中的SRAM單元601的讀位線部RBL被配置為電連接至第一感測放大器607a。包括在第二子陣列602b中的SRAM單元601的讀位線部RBL電連接至第二感測放大器607b。

與SRAM陣列500相比，第一子陣列602a的SRAM單元601的寫位 線部WBL與第二子陣列602b的SRAM單元601的寫位線部WBL物理分離。第一子陣列602a的SRAM單元601的互補寫位線部WBLB與第二子陣列602b的SRAM單元601的互補寫位線部WBLB物理分離。包括在第一子陣列602a中的SRAM單元601的寫位線部WBL和包括在第一子陣列602a中的SRAM單元601的互補寫位線部WBLB被配置為電連接至第一感測放大器607a。包括在第二子陣列602b中的SRAM單元601的寫位線部WBL和包括在第二子陣列602b中的SRAM單元601的互補寫位線部WBLB被配置為電連接至第二感測放大器607b。

圖7是根據一個或多個實施例的兩埠SRAM陣列700的平面圖。SRAM陣列700包括關於SRAM陣列500(圖5)所討論的許多部件，其中參考標號增加了200。

在SRAM 700中，SRAM單元701被劃分為第一子陣列702a、第二子陣列702b、第三子陣列702c和第四子陣列702d。第一子陣列702a包括第一組SRAM單元701。第二子陣列702b包括第二組SRAM單元701，第一組SRAM單元701將第二組SRAM單元701排除在外。第三子陣列702c包括第三組SRAM單元701，第一組SRAM單元701和第二組SRAM單元701將第三組SRAM單元701排除在外。第四子陣列702d包括第四組SRAM單元701，第一組SRAM單元701、第二組SRAM單元701和第三組SRAM單元701將第四組SRAM單元701排除在外。

第一子陣列702a鄰接第二子陣列702b。第三子陣列702c鄰接第四子陣列702d。相對於第二方向X，第一子陣列702a的SRAM單元701的至少一個第一列與第二子陣列702b的SRAM單元701的至少一個第二列基本對齊。相對於第二方向X，第三子陣列702c的SRAM單元701的至少一個第三列與第四子陣列702d的SRAM單元701的至少一個第四列基本對齊。每個子陣列702a-702d的每一列SRAM單元701都被至少一個第一類型帶單元703或至少一個第二類型帶單元705界定。在一些實施例中，每個子陣列702a-702d的每一列SRAM單元701都被多個第一類型帶單元703或多個第二類型帶單元705界定。

例如，第一子陣列702a具有位於包括在第一子陣列702a中的SRAM 單元701的列的第一端處的第二類型帶單元705的行。第一子陣列702a還具有位於包括在第一子陣列702a中的SRAM單元701的列的第二端處的SRAM單元701的行，其中第一子陣列702a與第二子陣列702b鄰接。第二子陣列702b具有位於包括在第二子陣列702b中的SRAM單元701的列的第一端處的第一類型帶單元703的行。第二子陣列702b還具有位於包括在第二子陣列702b中的SRAM單元701的列的第二端處的SRAM單元701的行，其中第一子陣列702a與第二子陣列702b鄰接。類似地，第三子陣列702c具有位於包括在第三子陣列702c中的SRAM單元701的列的第一端處的第二類型帶單元705的行。第三子陣列702c還具有位於包括在第三子陣列702c中的SRAM單元701的列的第二端處的SRAM單元701的行，其中第三子陣列702c與第四子陣列702d鄰接。第四子陣列702d具有位於包括在第四子陣列702d中的SRAM單元701的列的第一端處的第一類型帶單元703的行。第四子陣列702d還具有位於包括在第四子陣列702d中的SRAM單元701的列的第二端處的SRAM單元701的行，其中第三子陣列702c與第四子陣列702d鄰接。

換句話說，第一子陣列702a具有位於第一子陣列702a的SRAM單元701與第一感測放大器707a之間的帶單元的行，第二子陣列702b具有位於第二子陣列702b的SRAM單元701與第二感測放大器707b之間的帶單元的行，第三子陣列702c具有位於第三子陣列702c的SRAM單元701與第二感測放大器707b之間的帶單元的行，以及第四子陣列702d具有位於第四子陣列702d的SRAM單元701與第三感測放大器707c之間的帶單元的行。

在一些實施例中，SRAM陣列700包括介於第一子陣列702a和第二子陣列702b之間的一行或多行偽單元，諸如偽單元604(圖6)。在一些實施例中，SRAM 700包括介於第三子陣列702c和第四子陣列702d之間的一行或多行偽單元，諸如偽單元604。在其他實施例中，SRAM陣列700包括介於第一子陣列702a和第二子陣列702b之間的一行或多行帶單元，諸如第一類型帶單元703或第二類型帶單元705。在一些實施例中，SRAM陣列700包括介於第三子陣列702c和第四子陣列702d之間的一行或多行 帶單元，諸如第一類型帶單元703或第二類型帶單元705。

第一子陣列702a中包括的SRAM單元701的布置在至少一個第一列中的寫位線部WBL與第二子陣列702b中包括的SRAM單元701的布置在至少一個第二列中的寫位線部WBL電連接。第三子陣列702c中包括的SRAM單元701的布置在至少一個第三列中的寫位線部WBL與第四子陣列702d中包括的SRAM單元701的布置在至少一個第四列中的寫位線部WBL電連接。第三子陣列702c中的包括的SRAM單元701的布置在至少一個第三列中的寫位線部WBL與第二子陣列702b中包括的SRAM單元701的布置在至少一個第二列中的寫位線部WBL電連接。

第一子陣列702a中包括的SRAM單元701的布置在至少一個第一列中的互補寫位線部WBLB與第二子陣列702b中包括的SRAM單元701的布置在至少一個第二列中的互補寫位線部WBLB電連接。第三子陣列702c中包括的SRAM單元701的布置在至少一個第三列中的互補寫位線部WBLB與第四子陣列702d中包括的SRAM單元701的布置在至少一個第四列中的互補寫位線部WBLB電連接。第三子陣列702c中包括的SRAM單元701的布置在至少一個第三列中的互補寫位線部WBLB與第二子陣列702b中包括的SRAM單元701的布置在至少一個第二列中的互補寫位線部WBLB電連接。

第一子陣列702a的讀位線部RBL與第二子陣列702b的讀位線部物理分離。例如，第一子陣列702a中包括的SRAM單元701的布置在至少一個第一列中的讀位線部RBL與第二子陣列702b中包括的SRAM單元701的布置在至少一個第二列中的讀位線部RBL物理分離。類似地，第三子陣列702c的讀位線部RBL與第四子陣列702d的讀位線部RBL物理分離。例如，第三子陣列702c中包括的SRAM單元701的布置在至少一個第三列中的讀位線部RBL與第四子陣列702d中包括的SRAM單元701的布置在至少一個第四列中的讀位線部RBL物理分離。

包括在第一子陣列702a中的SRAM單元701的讀位線部RBL被配置為電連接至第一感測放大器707a。包括在第二子陣列702b中的SRAM單元701的讀位線部RBL被配置為電連接至第二感測放大器707b。包括在第 三子陣列702c中的SRAM單元701的讀位線部RBL被配置為電連接至第二感測放大器707b。包括在第四子陣列702d中的SRAM單元701的讀位線部RBL被配置為電連接至第三感測放大器707c。感測放大器707a-707c是局部(local)讀埠感測放大器電路。

包括在子陣列702a-702d中的SRAM單元701的寫位線部WBL被配置為電連接至全局選擇器和驅動器電路709。包括在子陣列702a-702d中的SRAM單元701的互補寫位線部WBLB被配置為電連接至全局選擇器和驅動器電路709。全局選擇器和驅動器電路709是寫選擇器和驅動器電路。

在一些實施例中，包括在子陣列702a-702d中的SRAM單元701的寫位線部WBL被配置為電連接至第一感測放大器707a、第二感測放大器707b或第三感測放大器707c。在一些實施例中，包括在子陣列702a-702d中的SRAM單元701的互補寫位線部WBLB被配置為電連接至第一感測放大器707a、第二感測放大器707b或第三感測放大器707c。

圖8是根據一個或多個實施例的SRAM單元801的電路圖。SRAM單元801可用作包括在本文所討論的SRAM陣列中的一個SRAM單元。在一些實施例中，例如，SRAM單元801可用作SRAM陣列100(圖1)中包括的一個或多個SRAM單元101(圖1)。

SRAM單元801包括位線部BL、互補位線部BLB、字線部WL、至第一電壓線Vss的連接和至第二電壓線Vdd的連接。SRAM單元801還包括第一反相器803、第二反相器805、第一傳輸門PG-1和第二傳輸門PG-2。

第一反相器803包括第一下拉電晶體PD-1和第一上拉電晶體PU-1。在一些實施例中，第一下拉電晶體PD-1是n型金屬氧化物半導體(NMOS)電晶體，以及第一上拉電晶體PU-1是p型金屬氧化物半導體(PMOS)電晶體。第二反相器805包括第二下拉電晶體PD-2和第二上拉電晶體PU-2。在一些實施例中，第二下拉電晶體PD-2是NMOS電晶體，以及第二上拉電晶體PU-2是PMOS電晶體。第一上拉電晶體PU-1、第二上拉電晶體PU-2、第一下拉電晶體PD-1和第二下拉電晶體PD-2的每一個都包括源極/漏極區域、阱區域和柵電極。

第二反相器805與第一反相器803交叉耦合。第二下拉電晶體PD-2 的漏極和第二上拉電晶體PU-2的漏極與第一下拉電晶體PD-1的柵極和第一上拉電晶體PU-1的柵極耦合。第一下拉電晶體PD-1的漏極和第一上拉電晶體PU-1的漏極與第二下拉電晶體PD-2的柵極和第二上拉電晶體PU-2的柵極耦合。

第一傳輸門PG-1的源極與位線部BL耦合，第一傳輸門PG-1的柵極與字線部WL耦合，以及第一傳輸門PG-1的漏極與第一上拉電晶體PU-1的漏極和第一下拉電晶體PD-1的漏極耦合。第二傳輸門PG-2的源極與互補位線部BLB耦合，第二傳輸門PG-2的柵極與字線部WL耦合，以及第二傳輸門PG-2的漏極與第二上拉電晶體PU-2的漏極和第二下拉電晶體PD-2的漏極耦合。在一些實施例中，第一傳輸門PG-1和第二傳輸門PG-2是數據讀/寫控制電晶體。第一傳輸門PG-1和第二傳輸門PG-2的每一個都包括源極/漏極區域、阱區域和柵電極。

第一上拉電晶體PU-1的源極和第二上拉電晶體PU-2的源極與第二電壓線Vdd耦合。第一下拉電晶體PD-1的源極和第二下拉電晶體PD-2的源極與第一電壓線Vss耦合。

圖9是根據一個或多個實施例的SRAM單元901的電路圖。SRAM單元901是SRAM單元801(圖8)的高級圖，其中參考標號增加了100。SRAM單元901包括第一反相器903和第二反相器905。第一反相器903的輸出與第二反相器905的輸入耦合。第二反相器905的輸出與第一反相器903的輸入耦合。

圖10是根據一個或多個實施例的SRAM單元1001的布局圖。SRAM單元1001是六電晶體(6T)SRAM單元，其作為SRAM單元801(圖8)的示例性實施例。SRAM單元1001被描述為finFET器件。如此，圖10包括用於使用單個鰭式finFET器件的6T SRAM單元的局部互連、鰭結構和阱。SRAM單元1001包括關於SRAM單元801所討論的許多部件。SRAM單元1001還包括半導體鰭結構Fin1、Fin2、Fin3和Fin4。SRAM單元1001包括一層或多層中的位於對應的接觸件或接合襯墊上方或下方的通孔。通孔以中心具有「X」的圓形來表示。通孔垂直延伸(進出紙面)並且被配置為在位於SRAM單元1001的不同層級上的導電層之間提供連接。SRAM 單元1001在第一方向Y上具有間距Y1且在第二方向X上具有間距X1。在一些實施例中，X1與Y1的比率大於或等於2。

鰭結構Fin1和Fin4分別位於P_well-1和於P_well-2上方。鰭結構Fin2和Fin3位於N_well區域上方以提供第一上拉電晶體PU-1和第二上拉電晶體PU-2的半導體區域。在一些實施例中，N_well區域還提供用於第一上拉電晶體PU-1和第二上拉電晶體PU-2的主體或塊狀端BLK的接觸件。

鰭結構Fin1提供第一下拉電晶體PD-1和第一傳輸門PG-1的溝道、源極和漏極區域。鰭結構Fin2提供第一上拉電晶體PU-1的溝道、源極和漏極區域。鰭結構Fin3提供第二上拉電晶體PU-2的溝道、源極和漏極區域。鰭結構Fin4提供第二下拉電晶體PU-2和第二傳輸門PG-2的溝道、源極和漏極區域。

形成電晶體PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的每一個的柵電極的柵極材料G位於鰭結構Fin1、Fin2、Fin3和Fin4上方。電晶體PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的源極和漏極區域位於每個對應的電晶體PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的柵電極的相對側上的對應的鰭結構中。

鰭結構Fin1、Fin2、Fin3和Fin4被配置為至SRAM單元1001的層級上的位於鰭結構Fin1、Fin2、Fin3和Fin4上面的導電部件(諸如位線部BL、互補位線部BLB、字線部WL、第一電壓線Vss(圖8)和第二電壓線Vdd)的連接點。

第一傳輸門PG-1通過鰭結構Fin1、字線部接合襯墊WLP1、字線部接觸件WLC1和至少一個通孔在字線節點WLND1處與字線部WL電連接。第二傳輸門PG-2通過鰭結構Fin4、字線部接合襯墊WLP2、字線部接觸件WLC2和至少一個通孔在字線節點WLND2處與字線部WL電連接。第一傳輸門PG-1通過鰭結構Fin1、位線部接觸件BLC和至少一個通孔在位線節點BLND處與位線部BL電連接。第二傳輸門PG-2通過鰭結構Fin4、互補位線部接觸件BLBC和至少一個通孔在互補位線節點BLBND處與互補位線部BLB電連接。

第一上拉電晶體PU-1通過鰭結構Fin2、電壓接觸件VddC1和至少一 個通孔在電壓節點VddN1處與第二電壓線Vdd電連接。第二上拉電晶體PU-2通過鰭結構Fin3、電壓接觸件VddC2和至少一個通孔在電壓節點VddN2處與第二電壓線Vdd電連接。

第一下拉電晶體PD-1通過鰭結構Fin1、電壓線接合襯墊VssP1、電壓接觸件VssC1和至少一個通孔在電壓節點VssN1處與第一電壓線Vss電連接。第二下拉電晶體PD-2通過鰭結構Fin4、電壓線接合襯墊VssP2、電壓接觸件VssC2和至少一個通孔在電壓節點VssN2處與第一電壓線Vss電連接。

各個接觸件被配置為在位於SRAM單元1001的不同層級上的SRAM單元1001的導電部件之間提供垂直連接。在一些實施例中，一些接觸件位於一個或多個鰭結構Fin1、Fin2、Fin3和Fin4上方，並且一些接觸件位於一個或多個電晶體PU-1、PU-2、PD-1、PD-2、PG1和PG-2的柵極材料G上方。一些接觸件被配置為電連接SRAM單元1001的位於相同層級上的元件。例如，鰭結構Fin1通過第一鰭接觸件FinC1與鰭結構Fin2耦合。類似地，鰭結構Fin3通過第二鰭接觸件FinC2與鰭結構Fin4耦合。在一些實施例中，一個或多個第一鰭接觸件FinC1通過第一柵極接觸件GC1與第二上拉電晶體PU-2的柵極耦合，並且第二鰭接觸件FinC2通過第二柵極接觸件GC2與第一上拉電晶體PU-1的柵極耦合。

第一鰭接觸件FinC1和第一柵極接觸件GC1一起將第二上拉電晶體PU-2的柵極與第一上拉電晶體PU-1的源極/漏極區域(即，鰭結構Fin2)和第一下拉電晶體PD-1的源極/漏極區域(即，鰭結構Fin1)耦合，以形成存儲節點SN。類似地，第二鰭接觸件FinC2和第二柵極接觸件GC2一起將第一上拉電晶體PU-1的柵極與第二上拉電晶體PU-2的源極/漏極區域(即，鰭結構Fin3)和第二下拉電晶體PD-2的源極/漏極區域(即，鰭結構Fin4)耦合，以形成存儲節點SNB。

圖11是根據一個或多個實施例的SRAM單元1101的布局圖。SRAM單元1101是六電晶體(6T)SRAM單元，其作為SRAM單元801(圖8)的示例性實施例。SRAM單元1101與SRAM單元1001(圖10)的不同之處在於，SRAM單元1101是多鰭finFET SRAM單元。SRAM單元1101能 夠以與SRAM單元1001類似的方式來工作。在使用中，與SRAM單元1001相比，SRAM單元1101具有增加的驅動強度，這可以簡化至作為多鰭finFET結構的SRAM單元的電源連接。

與SRAM單元1001相比，下拉電晶體PD-1和傳輸門電晶體PG-1的鰭結構被加倍為包括並聯電耦合的鰭結構Fin1A和Fin1B的雙鰭結構。第一傳輸門PG-1的柵極材料G在鰭結構Fin1A和Fin1B上方延伸。位線接觸件BLC在第一傳輸門PG-1的一個源極/漏極端處將鰭結構Fin1A和Fin1B耦合在一起。第一下拉電晶體PD-1的源極/漏極端形成在鰭結構Fin1A和Fin1B上。第一下拉電晶體PD-1的柵極材料G在鰭結構Fin1A和Fin1B上方延伸。電壓接觸件VssC1在第一下拉電晶體PD-1的一個源極/漏極端處將鰭結構Fin1A和Fin1B耦合在一起。存儲節點SN的第一鰭接觸件FinC1將第一傳輸門PG-1和第一下拉電晶體PD-1的剩餘源極/漏極端耦合在一起，從而使得兩個鰭結構Fin1A和Fin1B形成用於第一傳輸門PG-1和第一下拉電晶體PD-1的單個更大的驅動電晶體。第二傳輸門PG-2和第二下拉電晶體PD-2類似地形成在鰭結構Fin4A和Fin4B上方。鰭結構Fin4A和Fin4B類似地通過存儲節點SNB的第二鰭接觸件FinC2、電壓接觸件VssC2和互補位線接觸件BLBC並聯電耦合，從而使得兩個鰭結構Fin4A和Fin4B形成用於第二傳輸門PG-2和第二下拉電晶體PD-2的單個更大的驅動電晶體。

與SRAM單元1001相比，存儲節點SN的第一鰭接觸件FinC1在第二方向X上更寬，這使得可以在鰭結構Fin1A和Fin1B上方延伸。類似地，與SRAM單元1001相比，存儲節點SNB的第二鰭接觸件FinC2更寬，這使得可以在鰭結構Fin4A和Fin4B上方延伸。SRAM單元1101在第一方向Y上具有間距Y2並且在第二方向X上具有間距X2。在一些實施例中，X2與Y2的比率大於或等於3。因為SRMA單元1101包括上述多鰭結構，所以第二方向X上的間距X2大於SRAM單元1001中的間距X1(圖10)。在一些實施例中，間距X2至少為間距X1的1.1倍。然而，間距Y2基本等於SRAM單元1001的間距Y1(圖10)。在一些實施例中，間距Y2任選地不同於間距Y1。在一些實施例中，包括在SRAM單元1101中的存儲 節點SN的第一鰭接觸件FinC1的寬度與包括在SRAM單元1001中的存儲節點SN的第一鰭接觸件FinC1的寬度的比率對應於間距X2與間距X1的比率。例如，在一些實施例中，包括在SRAM單元1101中的存儲節點SN的第一鰭接觸件FinC1的寬度至少是包括在SRAM單元1001中的存儲節點SN的第一鰭接觸件FinC1的寬度的1.1倍。在一些實施例中，包括在SRAM單元1101中的存儲節點SN的第一鰭接觸件FinC1的寬度和間距X2與間距X1的比率無關。

為了增加SRAM單元1101的驅動強度，任選地添加附加的鰭結構來代替SRAM單元1001的一個或多個鰭結構Fin1、Fin2、Fin3或Fin4。例如，SRAM單元1101能夠包括三個、四個或更多個鰭結構來代替鰭結構Fin1A和Fin1B和/或鰭結構Fin4A和Fin4B。在這些可選實施例中，即使進一步與間距X1相比，也能夠增加間距X2。在包括兩個以上的鰭結構來代替鰭結構Fin1和鰭結構Fin4的實施例中，存儲節點SN和SNB的鰭接觸件FinC1和FinC2還延伸越過圖11所示以對應於鰭結構之間的添加的間距，這使得可以將源極和漏極部耦合到一起形成多鰭finFET電晶體。

圖12是根據一個或多個實施例的SRAM單元1201的高級圖。SRAM單元1201包括關於本文討論的其他SRAM單元所討論的字線部WL、位線部BL、互補位線部BLB、至第一電壓線Vss的連接和至第二電壓線Vdd的連接。

在SRAM單元1201中，字線部WL通過字線部接合襯墊WLP1和WLP2、字線部接觸件WLC1和WLC2以及對應的通孔分別在字線節點WLND1和WLND2處電連接至字線部WL上面或下面的層。位線部BL和互補位線部BLB通過位線接觸件BLC和互補位線接觸件BLBC和對應通孔分別在位線節點BLND和互補位線節點BLBND處連接至位線部BL或互補位線部BLB上面或下面的層。SRAM單元1201包括電連接至第一電壓線Vss的第一連接件Vss1和第二連接件Vss2。在一些實施例中，第一連接件Vss1和第二連接件Vss2包括一種或多種導電材料，其與第一電壓線Vss電連接。在一些實施例中，第一連接件Vss1和第二連接件Vss2是與第一電壓線Vss電連接的導線。在一些實施例中，儘管描述為連接件， 但第一連接件Vss1和第二連接件Vss2是單獨的電壓線Vss。第一連接件Vss1通過電壓接合襯墊VssP1、電壓接觸件VssC1和至少一個對應的通孔在電壓節點VssN1處電連接至第一連接件Vss1上面或下面的層。第二連接件Vss2通過電壓接合襯墊VssP2、電壓接觸件VssC2和至少一個對應的通孔在電壓節點VssN2處電連接至第二連接件Vss2上面或下面的層。第二電壓線Vdd通過電壓接觸件VddC1和VddC以及對應的通孔在電壓節點VddN1和VddN2處電連接至第二電壓線Vdd上面或下面的層。

圖13是根據一個或多個實施例的兩埠SRAM單元1301的電路圖。SRAM單元1301可用作包括在本文討論的SRAM陣列中的一個SRAM單元。在一些實施例中，例如，SRAM單元1301可用作包括在兩埠SRAM陣列400(圖4)中的一個或多個SRAM單元401(圖4)。

SRAM單元1301包括寫位線部WBL、互補寫位線部WBLB、讀位線部RBL、寫字線部WWL、讀字線部RWL、至第一電壓線Vss和第二電壓線Vdd的一個或多個連接。SRAM單元1301還包括第一反相器1303、第二反相器1305、第一寫傳輸門WPG-1、第二寫傳輸門WPG-2、讀下拉電晶體RPD和讀傳輸門RPG。

第一反相器1303包括第一下拉電晶體PD-1和第一上拉電晶體PU-1。在一些實施例中，第一下拉電晶體PD-1是NMOS電晶體並且第一上拉電晶體PU-1是PMOS電晶體。第二反相器1305包括第二下拉電晶體PD-2和第二上拉電晶體PU-2。在一些實施例中，第二下拉電晶體PD-2是NMOS電晶體並且第二上拉電晶體PU-2是PMOS電晶體。第一上拉電晶體PU-1、第二上拉電晶體PU-2、第一下拉電晶體PD-1和第二下拉電晶體PD-2的每一個都包括源極/漏極區域、阱區域和柵電極。

第二反相器1305與第一反相器1303交叉耦合。第二下拉電晶體PD-2的漏極和第二上拉電晶體PU-2的漏極與第一下拉電晶體PD-1的柵極和第一上拉電晶體PU-1的柵極耦合。第一下拉電晶體PD-1的漏極和第一上拉電晶體PU-1的漏極與第二下拉電晶體PD-2的柵極和第二上拉電晶體PU-2的柵極耦合。

第一寫傳輸門WPG-1與寫位線部WBL、寫字線部WWL、第一上拉晶 體管PU-1的漏極和第一下拉電晶體PD-1的漏極耦合。第二寫傳輸門WPG-2與互補寫位線部WBLB、寫字線部WWL、第二上拉電晶體PU-2的漏極和第二下拉電晶體PD-2的漏極耦合。讀下拉電晶體RPD與第二上拉電晶體PU-2的柵極、第二下拉電晶體PD-2、讀傳輸門RPG和第一電壓線Vss耦合。讀傳輸門RPG與讀下拉電晶體RPD、讀字線部RWL和讀位線部RBL耦合。

在一些實施例中，第一寫傳輸門WPG-1和第二寫傳輸門WPG-2、讀下拉電晶體RDP和讀傳輸門電晶體RPG是數據存儲和數據讀/寫控制電晶體。第一寫傳輸門WPG-1、第二寫傳輸門WPG-2、讀下拉電晶體RPD和讀傳輸門RPG的每一個都包括源極/漏極區域、阱區域和柵電極。

第一上拉電晶體PU-1的源極和第二上拉電晶體PU-2的源極與第二電壓線Vdd耦合。第一下拉電晶體PD-1的源極和第二下拉電晶體PD-2的源極與第一電壓線Vss耦合。

在一些實施例中，寫位線部WBL、互補寫位線部WBLB和讀位線部RBL位於SRAM單元1301的第一層級上的第一層中，並且寫字線部WWL和讀字線部RWL位於SRAM單元1301的與第一層級不同的第二層級上的第二層中。在一些實施例中，第二層級位於第一層級上方。在一些實施例中，SRAM單元1301包括至第一電壓線Vss的兩個或多個連接以及至第二電壓線Vdd的至少一個連接。

在一些實施例中，至第一電壓線Vss的兩個或多個連接中的至少一個位於SRAM單元1301的與其上形成至第一電壓線Vss的另一連接的層級不同的層級上。至第一電壓線Vss的每個連接都在第一方向Y上延伸並且與位於SRAM單元1301的同一或其他層級中的至第一電壓線Vss的其他連接基本平行。

圖14是根據一個或多個實施例的兩埠SRAM單元1401的布局。SRAM單元1401是八電晶體(8T)SRAM單元，其作為兩埠SRAM單元1301(圖13)的示例性實施例。SRAM單元1401被描述為多finFET器件。如此，圖14示出了用於使用多鰭finFET器件的8T SRAM單元的局部互連、鰭結構和阱。SRAM單元1401包括關於SRAM單元1301所討論的 許多部件，SRAM單元1401還包括半導體鰭結構Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C。SRAM單元1401在一層或多層中包括位於對應的接觸件或接合襯墊上方或下方的通孔。通孔被示為中心具有「X」的圓形。通孔垂直延伸(進出紙張)並且被配置為在SRAM單元1401的不同層級上的導電層之間提供連接。

鰭結構Fin1A、Fin1B形成在P_well-1上方。Fin4A、Fin4B、Fin5A、Fin5B和Fin5C形成在P_well-2上方。鰭結構Fin2和Fin3形成在N_well區域上方以提供第一上拉電晶體PU-1和第二上拉電晶體PU-2的半導體區域。在一些實施例中，N_well區域還提供用於第一上拉電晶體PU-1和第二上拉電晶體PU-2的主體或塊狀端的接觸件。

鰭結構Fin1A和Fin1B提供第一寫下拉電晶體WPD-1和第一寫傳輸門WPG-1的溝道、源極和漏極區域。鰭結構Fin2提供第一上拉電晶體PU-1的溝道、源極和漏極區域。鰭結構Fin3提供第二上拉電晶體PU-2的溝道、源極和漏極區域。鰭結構Fin4A和Fin4B提供第二寫下拉電晶體WPD-2和第二寫傳輸門WPG-2的溝道、源極和漏極區域。鰭結構Fin5A、Fin5B和Fin5C提供讀下拉電晶體RPD和讀傳輸門RPG的溝道、源極和漏極區域。

形成電晶體PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG中的每一個的柵電極的柵極材料G位於鰭結構Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C上方。電晶體PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的源極和漏極區域位於每個對應的電晶體PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的柵電極的相對側上的對應的鰭結構中。鰭結構Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C被配置為至SRAM單元1401的層級上的位於鰭結構Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C上面的導電部件(諸如寫位線部WBL、互補寫位線部WBLB、讀位線部RBL、寫字線部WWL、讀字線部RWL、連接件Vss1/Vss2/Vss3和第二電壓線Vdd)的連接點。

第一寫傳輸門WPG-1通過鰭結構Fin1A和Fin1B、寫字線部接合襯墊WWLP1、寫字線部接觸件WWLC1和至少一個通孔在寫字線節點 WWLND1處與寫字線部WWL電連接。第二寫傳輸門WPG-2通過鰭結構Fin4A和Fin4B、寫字線部接合襯墊WWLP2、寫字線部接觸件WWLC2和至少一個通孔在寫字線節點WWLND2處與寫字線部WWL電連接。

第一寫傳輸門WPG-1通過鰭結構Fin1A和Fin1B、寫位線部接觸件WBLC和至少一個通孔在寫位線節點WBLND處與寫位線部WBL電連接。第二寫傳輸門WPG-2通過鰭結構Fin4A和Fin4B、互補寫位線部接觸件WBLBC和至少一個通孔在互補寫位線節點WBLBND處與互補寫位線部WBLB電連接。

讀傳輸門RPG通過鰭結構Fin5A、Fin5B和Fin5C、讀字線部接合襯墊RWLP、讀字線部接觸件RWLC和至少一個通孔在讀字線節點RWLND處與讀字線部RWL電連接。讀傳輸門RPG通過鰭結構Fin5A、Fin5B和Fin5C、讀位線部接觸件RBLC和至少一個通孔在讀位線節點RBLND處與讀位線部RBL電連接。

第一上拉電晶體PU-1通過鰭結構Fin2、電壓接觸件VddC1和至少一個通孔在電壓節點VddN1處與第二電壓線Vdd電連接。第二上拉電晶體PU-2通過鰭結構Fin3、電壓接觸件VddC2和至少一個通孔在電壓節點VddN2處與第二電壓線Vdd電連接。

第一寫下拉電晶體WPD-1通過鰭結構Fin1A和Fin1B、第一連接件Vss1、電壓接觸件VssC1和至少一個通孔在電壓節點VssN1處電連接至第一電壓線Vss。第二寫下拉電晶體WPD-2通過鰭結構Fin4A和Fin4B、第二連接件Vss2、電壓接觸件VssC2和至少一個通孔在電壓線節點VssN2處電連接至第一電壓線Vss。讀下拉電晶體RPD通過鰭結構Fin5A、Fin5B和Fin5C、第三連接件Vss3、電壓接觸件VssC3和至少一個通孔在電壓線節點VssN3處電連接至第一電壓線Vss。類似於第一連接件Vss1和Vss2，在一些實施例中，第三連接件Vss3包括與第一電壓線Vss電連接的一種或多種導電材料。在一些實施例中，第三連接件Vss3是與第一電壓線Vss電連接的導線。在一些實施例中，儘管被描述為連接件，但第三連接件是單獨的電壓線Vss。

各個接觸件被配置為在SRAM單元1401的位於SRAM單元1401的不 同層級上的導電部件之間提供垂直連接。在一些實施例中，一些接觸件位於一個或多個鰭結構Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B或Fin5C上方，以及一些接觸件位於一個或多個電晶體PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的柵極材料G上方。一些接觸件被配置為電連接SRAM單元1401的位於相同層級上的元件。例如，鰭結構Fin1A和Fin1B通過第一鰭接觸件FinC1與鰭結構Fin2耦合。類似地，鰭結構Fin3通過第二鰭接觸件FinC2與鰭結構Fin4A和Fin4B耦合。在一些實施例中，一個或多個第一鰭接觸件FinC1通過第一柵極接觸件GC1與第二上拉電晶體PU-2的柵極耦合，或者第二鰭接觸件FinC2通過第二柵極接觸件GC2與第一上拉電晶體PU-1的柵極耦合。

第一鰭接觸件FinC1和第一柵極接觸件GC1一起將第二上拉電晶體PU-2的柵極與第一上拉電晶體PU-1的源極/漏極區域(即，鰭結構Fin2)和第一寫下拉電晶體WPD-1的源極/漏極區域(即，鰭結構Fin1A和Fin1B)耦合，以形成存儲節點SN。類似地，第二鰭接觸件FinC2和第二柵極接觸件GC2一起將第一上拉電晶體PU-1的柵極與第二上拉電晶體PU-2的源極/漏極區域(即，鰭結構Fin3)和第二寫下拉電晶體WPD-2的源極/漏極區域(即，鰭結構Fin4A和Fin4B)耦合，以形成存儲節點SNB。

為了增加或降低SRAM單元1401的驅動強度，任選地向SRAM單元1401添加或從SRAM單元1401中去除附加的鰭結構。類似於SRAM單元1101，添加鰭結構增加了SRAM單元的在第二方向上的間距，而去除鰭結構減小了SRAM單元的在X方向上的間距。

圖15是根據一個或多個實施例的兩埠SRAM單元1501的高級圖。SRAM單元1501包括關於本文討論的其他SRAM單元所討論的讀字線部RWL、讀位線部RBL、寫位線部WBL、互補寫位線部WBLB、至第一電壓線Vss的連接和至第二電壓線Vdd的連接。

在SRAM單元1501中，寫字線部WWL通過寫字線部接合襯墊WWLP1和WWLP2、寫字線部接觸件WWLC1和WWLC2以及對應的通孔分別在寫字線節點WWLND1和WWLND2處電連接至寫字線部WWL上面或下面的層。讀字線部RWL通過讀字線接合襯墊RWLP、讀字線部接觸件RWLC 和至少一個對應的通孔在讀字線節點RWLND處電連接至讀字線部RWL上面或下面的層。寫位線部WBL通過寫位線接觸件WBLC和至少一個對應的通孔在寫位線節點WBLND處電連接至寫位線部WBL上面或下面的層。互補寫位線部WBLB通過互補寫位線接觸件WBLBC和至少一個對應的通孔在互補寫位線節點WBLBND處電連接至互補寫位線部WBLB上面或下面的層。讀位線部RBL通過讀位線接觸件RBLC和至少一個對應的通孔在讀位線節點RBLND處電連接至讀位線部RBL上面或下面的層。

SRAM單元1501包括電連接至第一電壓線Vss的第一連接件Vss1、第二連接件Vss2和第三連接件Vss3。第一連接件Vss1、第二連接件Vss2和第三連接件Vss3在第一方向Y上延伸。第一連接件Vss1通過電壓接觸件VssC1和至少一個對應的通孔在電壓節點VssN1處電連接至第一連接件Vss1上面或下面的層。第二連接件Vss2通過電壓接觸件VssC2和至少一個對應的通孔在電壓節點VssN2處電連接至第二連接件Vss2上面或下面的層。第三連接件Vss3通過電壓接觸件VssC3和至少一個對應的通孔在電壓節點VssN3處電連接至第三連接件Vss3上面或下面的層。第二電壓線Vdd通過電壓接觸件VddC1和VddC2以及對應的通孔在電壓節點VddN1和VddN2處電連接至第二電壓線Vdd上面或下面的層。

圖16是根據一個或多個實施例的SRAM陣列1600的高級圖。SRAM陣列1600是2x4陣列，其是鄰接的兩埠SRAM單元1601的實例並且在子陣列1602a和1602b之間具有分離的讀位線部RBL。SRAM單元1601類似於SRAM單元1501(圖15)，但是鄰接的SRAM單元1601具有分離的讀位線部RBL。包括在SRAM陣列1600中的SRAM單元1601的布局基本彼此相同，但是包括在子陣列1602a中的SRAM單元1601和包括在子陣列1602b中的SRAM單元1601相互鄰接。位於子陣列1602a/1602b之間的鄰接的SRAM單元1601在與讀位線部RBL相關聯的金屬層中未連接。如上所述，電連接包括在子陣列1602a和1602b中的SRAM單元1601的寫位線部WBL、互補寫位線部WBLB、寫字線部WWL和讀字線部WBL。

圖17是根據一個或多個實施例的SRAM陣列1700的布局圖，其中SRAM單元1701的列在SRAM單元1701的列的端部處具有第一類型帶單 元1703的行。SRAM單元1701類似於SRAM單元801(圖8)，但是其能夠被本文所討論的任何SRAM單元所代替。第一類型帶單元1703包括P_well帶區域和偽區域。P_well帶區域和偽區域包括柵電極1704。為了簡化，僅標出一個柵電極1704。在一些實施例中，柵電極1704包括用於形成包括在SRAM單元1701中的電晶體的柵電極的柵極材料G。

P_well帶區域和偽區域包括半導體鰭結構1706。為了簡化，只標出了一個鰭結構1706。鰭結構1706類似於鰭結構Fin1、Fin2、Fin3、Fin4和Fin5(圖10、圖11和圖14)。例如，鰭結構1706被配置為至第一類型帶單元1703的層級上的位於鰭結構1706上面的導電部件的連接點。第一類型帶單元1703和SRAM單元1701電連接。在一些實施例中，第一類型帶單元1703鄰接SRAM單元1701，從而使得一些鰭結構1706與包括在SRAM單元1701中的一個或多個鰭結構電連接。在一些實施例中，通過包括一種或多種導電材料、導線或一些其他適當耦合(未示出)的電連接件，將鰭結構1706與包括在SRAM單元1701中的一個或多個鰭結構電耦合。第一類型帶單元1703被配置為有助於在整個SRAM陣列1700中均勻地分布電荷。在一些實施例中，柵電極1704是偽柵電極，其連接相同的第一類型帶單元1703中的一些鰭結構1706，以有助於SRAM陣列1700中均勻的電荷分布。在一些實施例中，第一類型帶單元1703均包括至少六個偽柵電極1704以利於均勻的電荷分布。

P_well帶區域包括P型阱帶結構1711，其位於SRAM陣列1700的P_well區域上方。每個第一類型帶單元1703都不包括N型阱帶結構。在一些實施例中，P型阱帶結構1711形成在位於P_well區域上方的P型氧化物限定區域上方。在一些實施例中，P型氧化物限定區域包括矽鍺。在一些實施例中，SRAM陣列1700形成在矽襯底上方，並且矽鍺在矽襯底上方的P_well區域上方外延生長。

P型阱帶結構1711被配置為將第一類型帶單元1703的P_well與第一電壓線Vss(圖8)電連接以有助於SRAM陣列1700中均勻的電荷分布。每個P型阱帶結構1711都包括電連接至第一電壓線Vss的第一組接觸層1713、第一通孔層1715和第一導電層1717。第一組接觸層1713通過第一 通孔層1715和第一導電層1717與第一電壓線Vss電連接。在一些實施例中，省略一個或多個第一通孔層1715或第一導電層1717，並且第一組接觸層1713與第一電壓線Vss直接電連接或者第一組接觸層1713通過第一通孔層1715與第一電壓線連接。在一些實施例中，第一導電層1717包括單個層。在其他實施例中，第一導電層1717包括多層。

至少一些鰭結構1706通過至少一個P型阱帶結構1711的第一組接觸層1713相互耦合。在一些實施例中，通過至少一個P型阱帶結構1711的第一組接觸層1713相互耦合的鰭結構1706位於相鄰的第一類型帶單元1703中，並且包括在同一第一類型帶單元1703中的鰭結構1706不通過至少一個P型阱帶結構1711的第一組接觸層1713相互耦合。通過至少一個P型阱帶結構使至少一些鰭結構1706相互耦合，第一類型帶單元1703的P_well與第一電壓線Vss電連接。例如，第一類型帶單元1703的P_well通過包括在P_well帶區域中的鰭結構1706以及第一組接觸層1713、通孔層1715或第一導電層1717中的一個或多個與第一電壓線Vss耦合。

圖18是根據一個或多個實施例的SRAM陣列1800的布局圖，其中SRAM單元1801的列在SRAM單元1801的列的端部處具有第二類型帶單元1805的行。SRAM單元1801類似於SRAM單元801(圖8)，但其能夠被本文討論的任何SRAM單元所代替。第二類型帶單元1803包括N_well帶區域和偽區域。N_well帶區域和偽區域包括柵電極1804。為了簡化，只標出了一個柵電極1804。在一些實施例中，柵電極1804包括用於形成包括在SRAM單元1801中的電晶體的柵電極的柵極材料G。

N_well帶區域和偽區域包括半導體鰭結構1806。為了簡化，只標出了一個鰭結構1806。鰭結構1806類似於鰭結構Fin1、Fin2、Fin3、Fin4和Fin5(圖10、圖11和圖14)。例如，鰭結構1806被配置為至第二類型帶單元1803的層級上的位於鰭結構1806上面的導電部件的連接點。帶單元1805和SRAM單元1801電連接。在一些實施例中，帶單元1805鄰接SRAM單元1801，從而使得一些鰭結構1806與包括在SRAM單元1801中的一個或多個鰭結構電連接。在一些實施例中，通過包括一種或多種導電材料、導線或一些其他適當耦合(未示出)的電連接件，將鰭結構1806與包括在 SRAM單元1801中的一個或多個鰭結構電耦合。第二類型帶單元1803被配置為有助於在SRAM陣列1800中均勻地分布電荷。在一些實施例中，柵電極1804是偽柵電極，其連接同一第二類型帶單元1803中的一些鰭結構1806以有助於SRAM陣列1800中的均勻的電荷分布。在一些實施例中，第二類型帶單元1803均包括至少六個偽柵電極1804以利於均勻的電荷分布。

N_well帶區域包括N型阱帶結構1811，其位於SRAM陣列1800的N_well區域上方。每個第二類型帶單元1803都不包括P型阱帶結構。在一些實施例中，N型阱帶結構1811形成在位於N_well區域上方的N型氧化物限定區域上方。在一些實施例中，N型氧化物限定區域包括磷酸矽。在一些實施例中，SRAM陣列1800形成在矽襯底上方，並且磷酸矽在矽襯底上方的N_well區域上方外延生長。

N型阱帶結構1811被配置為將第二類型帶單元1803的N_well與第二電壓線Vdd(圖8)電連接，以有助於SRAM陣列1800中的均勻的電荷分布。每個N型阱帶結構1811都包括電連接至第二電壓線Vdd的第二組接觸層1813、第二通孔層1815和第二導電層1817。第二組接觸層1813通過第二通孔層1815和第二導電層1817與第二電壓線Vdd電連接。在一些實施例中，省略一個或多個第二通孔層1815或第二導電層1817，並且第二組接觸層1813與第二電壓線Vdd直接電連接，或者第二組接觸層1813通過第二通孔層1815與第二電壓線Vdd連接。在一些實施例中，第二導電層1817包括單層。在其他實施例中，第二導電層1817包括多層。

至少一些鰭結構1806通過至少一個N型阱帶結構1811的第二組接觸層1813相互耦合。在一些實施例中，通過至少一個N型阱帶結構1811的第二組接觸層1813相互耦合的鰭結構1806位於相鄰的第二類型帶單元1803中，並且包括在同一第二類型帶單元1803中的鰭結構1806不通過少一個N型阱帶結構1811的第二組接觸層1813相互耦合。通過至少一個N型阱帶結構將至少一些鰭結構1806相互電耦合，第二類型帶單元1803的N_well與第二電壓線Vdd電連接。例如，第二類型帶單元1803的N_well通過包括在N_well帶區域中的鰭結構1806以及第二組接觸層1813、第二 通孔層1815或第二導電層1817中的一個或多個與第二電壓線Vdd耦合。

圖19是根據一個或多個實施例的形成具有帶單元的SRAM陣列的方法1900。在步驟1901中，多個SRAM單元形成在襯底上方。多個SRAM單元以列和行進行布置。在步驟1903中，第一類型帶單元的行形成在襯底上方，與多個SRAM單元的SRAM單元的列的第一端鄰接。在步驟1905中，第二類型帶單元的行形成為與SRAM單元的列的與第一端相對的第二端鄰接。第一類型帶單元不包括與第二類型帶單元相關聯的阱接觸件。第二類型帶單元不包括與第一類型帶單元相關聯的阱接觸件。在步驟1907中，第一類型帶單元與第一電壓線耦合。在步驟1909中，第二類型帶單元與第二電壓線耦合。在步驟1911中，SRAM陣列被任選地劃分為兩個或多個子陣列，並且第一類型和第二類型帶單元的行被任選地形成在SRAM陣列的兩個或多個子陣列的列的一端或多端處。

本發明的一個實施例涉及一種存儲器陣列，其包括以列和行進行布置的多個存儲器單元。存儲器單元的列被布置在第一方向上，存儲的行被布置在與第一方向不同的第二方向上。多個存儲器單元的每個存儲器單元都包括：位線部，在第一方向上延伸；互補位線部，在第一方向上延伸；字線部，在第二方向上延伸；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接。位線部與相鄰存儲器單元的位線部耦合。互補位線部與相鄰存儲器單元的互補位線部耦合。字線部與另一相鄰存儲器單元的字線部耦合。存儲器陣列還包括多個第一類型帶單元，多個第一類型帶單元布置為與存儲器單元的至少一個字線部基本平行的行。每一個第一類型帶單元都包括第一類型阱帶結構。第一類型阱帶結構被配置為將第一類型帶單元的第一類型阱與第一電壓連接件電連接，其中第一電壓連接件與第一電壓線電耦合。存儲器陣列還包括多個第二類型帶單元，多個第二類型帶單元布置為與至少一個字線部或至少一個其他字線部基本平行的行。每一個第二類型帶單元都包括第二類型阱帶結構。第二類型阱帶結構被配置為將第二類型帶單元的第二類型阱與第二電壓連接件電連接，其中第二電壓連接件與第二電壓線電耦合。存儲器單元的列的每一列存儲器單元的都被多個第一類型帶單元中的至少一個第一類型帶單元或者多個第二類型帶單 元中的至少一個第二類型帶單元界定。

本發明的另一實施例涉及一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括以列和行進行布置的多個SRAM單元。SRAM單元的列布置在第一方向上。SRAM單元的行布置在與第一方向不同的第二方向上。多個SRAM單元中的每個SRAM單元都包括：寫位線部，在第一方向上延伸；互補寫位線部，在第一方向上延伸；讀位線部，在第一方向上延伸；寫字線部，在第二方向上延伸；讀字線部，在第二方向上延伸；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接。寫位線部與相鄰SRAM單元的寫位線部耦合。互補寫位線部與相鄰SRAM單元的互補寫位線部耦合。讀位線部與相鄰SRAM單元的讀位線部耦合。寫字線部與另一相鄰SRAM單元的寫字線部耦合。讀字線部與另一相鄰SRAM單元的讀字線部耦合。SRAM陣列還包括多個第一類型帶單元，多個第一類型帶單元布置為與SRAM單元的至少一個讀字線部或SRAM單元的至少一個寫字線部基本平行的行。每個第一類型帶單元都包括P型阱帶結構。P型阱帶結構被配置為將第一類型帶單元的P型阱與第一電壓連接件電連接，其中第一電壓連接件與第一電壓線電耦合。SRAM陣列還包括多個第二類型帶單元，多個第二類型帶單元布置為與SRAM單元的讀字線部或SRAM單元的至少一個寫字線部基本平行的行。每個第二類型帶單元都包括N型阱帶結構。N型阱帶結構被配置為將第二類型帶單元的N型阱與第二電壓連接件電連接，其中第二電壓連接件與第二電壓線電耦合。SRAM單元的列的每一列SRAM單元的都被多個第一類型帶單元的一個第一類型帶單元或多個第二類型帶單元的一個第二類型帶單元界定。

本發明的又一實施例涉及一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括以列和行進行布置的多個SRAM單元。SRAM單元的列布置在第一方向上。SRAM單元的行布置在與第一方向不同的第二方向上。多個SRAM單元中的每個SRAM單元都包括：寫位線部，在第一方向上延伸；互補寫位線部，在第一方向上延伸；讀位線部，在第一方向上延伸；寫字線部，在第二方向上延伸；讀字線部，在第二方向上延伸；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接。寫位線部與相鄰SRAM 單元的寫位線部耦合。互補寫位線部與相鄰SRAM單元的互補寫位線部耦合。讀位線部與相鄰SRAM單元的讀位線部耦合。寫字線部與另一相鄰SRAM單元的寫字線部耦合。讀字線部與另一相鄰SRAM單元的讀字線部耦合。SRAM陣列還包括多個第一類型帶單元，多個第一類型帶單元布置為與SRAM單元的至少一個讀字線部或SRAM單元的至少一個寫字線部基本平行的行。每個第一類型帶單元都包括P型阱帶結構。P型阱帶結構被配置為將第一類型帶單元的P型阱與第一電壓連接件電連接，其中第一電壓連接件與第一電壓線電耦合。SRAM陣列還包括多個第二類型帶單元，多個第二類型帶單元布置為與SRAM單元的至少一個讀字線部或SRAM單元的至少一個寫字線部基本平行的行。每個第二類型帶單元都包括N型阱帶結構。N型阱帶結構被配置為將第二類型帶單元的N型阱與第二電壓連接件電連接，其中第二電壓連接件與第二電壓線電耦合。每一列SRAM單元都被多個第一類型帶單元的一個第一類型帶單元或多個第二類型帶單元的一個第二類型帶單元界定。

多個SRAM單元中的SRAM單元被劃分為第一子陣列、第二子陣列、第三子陣列和第四子陣列，第一子陣列具有多個SRAM單元中的第一組SRAM單元，第二子陣列具有多個SRAM單元中的第二組SRAM單元，第三子陣列具有多個SRAM單元中的第三組SRAM單元，並且第四子陣列具有多個SRAM單元中的第四組SRAM單元。第一子陣列鄰接第二子陣列。第三子陣列鄰接第四子陣列。第一子陣列的SRAM單元的布置在至少一個第一列中的寫位線部與第二子陣列的SRAM單元的布置在至少一個第二列中的寫位線部電連接。第一子陣列的SRAM單元的布置在至少一個第一列中的互補寫位線部與第二子陣列的SRAM單元的布置在至少一個第二列中的互補寫位線部電連接。第三子陣列的SRAM單元的布置在至少一個第三列中的寫位線部與第四子陣列的SRAM單元的布置在至少一個第四列中的寫位線部電連接。第三子陣列的SRAM單元的布置在至少一個第三列中的互補寫位線部與第四子陣列的SRAM單元的布置在至少一個第四列中的互補寫位線部電連接。第一子陣列的SRAM單元的布置在至少一個第一列中的讀位線部與第二子陣列的SRAM單元的布置在至少一個第二列中的讀位 線部物理分離。第三子陣列的SRAM單元的布置在至少一個第三列中的讀位線部與第四子陣列的SRAM單元的布置在至少一個第四列中的讀位線部物理分離。

本發明的實施例提供了一種存儲器陣列，包括：多個存儲器單元，所述多個存儲器單元以列和行進行布置，存儲器單元的列布置在第一方向上，存儲器單元的行布置在與所述第一方向不同的第二方向上，所述多個存儲器單元的每個存儲器單元都包括：位線部，在所述第一方向上延伸，所述位線部與相鄰存儲器單元的位線部耦合；互補位線部，在所述第一方向上延伸，所述互補位線部與所述相鄰存儲器單元的互補位線部耦合；字線部，在所述第二方向上延伸，所述字線部與另一相鄰存儲器單元的字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述存儲器單元的至少一個字線部基本平行的行，其中，每個第一類型帶單元都包括第一類型阱帶結構，並且所述第一類型阱帶結構被配置為將所述第一類型帶單元的第一類型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述至少一個字線部或至少一個其他字線部基本平行的行，其中，每個第二類型帶單元都包括第二類型阱帶結構，並且所述第二類型阱帶結構被配置為將所述第二類型帶單元的第二類型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中，所述存儲器單元的列的每一列存儲器單元都被所述多個第一類型帶單元中的至少一個第一類型帶單元或所述多個第二類型帶單元中的至少一個第二類型帶單元界定。

根據本發明的一個實施例，其中，每一列存儲器單元的至少一個第一類型帶單元位於所述存儲器單元的列的第一端上，並且每一列存儲器單元的至少一個第二類型帶單元位於所述存儲器單元的列的第二端上，所述存儲器單元的列的第二端與所述存儲器單元的列的所述第一端相對。

根據本發明的一個實施例，其中，所述第一類型阱帶結構是P型阱帶結構，每個P型阱帶結構都包括：第一接觸層；第一通孔層；和第一導電層；以及所述P型阱帶結構位於P型氧化物限定區域上方，所述P型氧化 物限定區域位於所述P型阱上方。

根據本發明的一個實施例，其中，所述第二類型阱帶結構是N型阱帶結構，每個N型阱帶結構都包括：第二接觸層；第二通孔層；和第二導電層；以及所述N型阱帶結構位於N型氧化物限定區域上方，所述N型氧化物限定區域位於所述N型阱上方。

根據本發明的一個實施例，其中，所述N型氧化物限定區域包括磷酸矽。

根據本發明的一個實施例，其中，每個第一類型帶單元都不包括第二類型阱帶結構，並且每個第二類型帶單元都不包括第一類型阱帶結構。

根據本發明的一個實施例，其中，所述多個存儲器單元的存儲器單元布置為所述存儲器單元的列，所述存儲器單元的列在所述第一方向上具有單元間距，並且所述多個帶單元的帶單元在所述第一方向上具有等於所述單元間距的三倍的單元高度。

根據本發明的一個實施例，其中，所述多個存儲器單元的存儲器單元被劃分為第一子陣列和第二子陣列，所述第一子陣列具有所述多個存儲器單元的第一組存儲器單元，所述第二子陣列具有所述多個存儲器單元的第二組存儲器單元，所述存儲器陣列還包括至少一行偽單元，所述偽單元的行中的偽單元的數量等於包括在所述存儲器單元的第一子陣列中的存儲器單元的列的數量，並且所述偽單元的行的偽單元布置在所述第二方向上以與包括在所述第一子陣列中的存儲器單元的列基本對齊，所述偽單元的行位於所述第一子陣列和所述第二子陣列之間，所述第一子陣列的存儲器單元的位線部與所述第二子陣列的存儲器單元的位線部物理分離，並且所述第一子陣列的存儲器單元的互補位線部與所述第二子陣列的存儲器單元的互補位線部物理分離。

根據本發明的一個實施例，其中，所述偽單元是所述第一類型帶單元和所述第二類型帶單元中的一種。

根據本發明的一個實施例，其中，所述多個存儲器單元的存儲器單元被劃分為第一子陣列和第二子陣列，所述第一子陣列具有所述多個存儲器單元的第一組存儲器單元，所述第二子陣列具有所述多個存儲器單元的第 二組存儲器單元，所述存儲器陣列還包括第二多個第一類型帶單元，所述第二多個第一類型帶單元布置為與所述存儲器單元的至少一個字線部或所述存儲器單元的至少一個其他字線部基本平行的行，所述多個第一類型帶單元的一個第一類型帶單元位於每一列存儲器單元的第一端上，所述第二多個第一類型帶單元的一個第一類型帶單元位於每一列存儲器單元的與所述第一端相對的第二端上，並且每一列存儲器單元的第二類型帶單元都位於所述第一子陣列和所述第二子陣列之間。

本發明的實施例還提供了一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括：多個SRAM單元，所述多個SRAM單元以列和行進行布置，所述SRAM單元的列布置在第一方向上，所述SRAM單元的行布置在與所述第一方向不同的第二方向上，所述多個SRAM單元的每個SRAM單元都包括：寫位線部，在所述第一方向上延伸，所述寫位線部與相鄰SRAM單元的寫位線部耦合，互補寫位線部，在所述第一方向上延伸，所述互補寫位線部與所述相鄰SRAM單元的互補寫位線部耦合；讀位線部，在所述第一方向上延伸，所述讀位線部與所述相鄰SRAM單元的讀位線部耦合；寫字線部，在所述第二方向上延伸，所述寫字線部與另一相鄰SRAM單元的寫字線部耦合；讀字線部，在所述第二方向上延伸，所述讀字線部與所述另一相鄰SRAM單元的讀字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部基本平行的行，其中，每個第一類型帶單元都包括P型阱帶結構，並且所述P型阱帶結構被配置為將所述第一類型帶單元的P型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部或所述SRAM單元的至少一個其他讀字線部或所述SRAM單元的至少一個其他寫字線部基本平行的行，其中，每個第二類型帶單元都包括N型阱帶結構，並且所述N型阱帶結構被配置為將所述第二類型帶單元的N型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中，所述SRAM單元的列的每一列SRAM單元都 被所述多個第一類型帶單元的一個第一類型帶單元或所述多個第二類型帶單元的一個第二類型帶單元界定。

根據本發明的一個實施例，其中，所述多個SRAM單元的SRAM單元被劃分為第一子陣列和第二子陣列，所述第一子陣列具有所述多個SRAM單元的第一組SRAM單元，所述第二子陣列具有所述多個SRAM單元的第二組SRAM單元，所述第一子陣列鄰接所述第二子陣列，所述第一子陣列的SRAM單元的布置在所述第一子陣列的至少一個第一列中的寫位線部，與所述第二子陣列的SRAM單元的布置在所述第二子陣列的至少一個第二列中的寫位線部電連接，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的互補寫位線部，與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的互補寫位線部電連接，以及所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的讀位線部，與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的讀位線部物理分離。

根據本發明的一個實施例，其中，所述第一子陣列的SRAM單元的讀位線部被配置為電連接至第一感測放大器，並且所述第二子陣列的SRAM單元的讀位線部被配置為電連接至與所述第一感測放大器不同的第二感測放大器。

根據本發明的一個實施例，其中，所述多個SRAM單元的每個SRAM單元的寫位線部、互補寫位線部和讀位線部位於第一層級上的第一層中，並且所述多個SRAM單元的每個SRAM單元的寫字線部和讀字線部位於與所述第一層級不同的第二層級上的第二層中。

根據本發明的一個實施例，其中，所述多個SRAM單元的SRAM單元在所述第一方向上具有小於0.135微米的單元間距，並且所述多個SRAM單元的第一列SRAM單元中的第一類型帶單元與第二類型帶單元之間的最大距離小於33微米。

根據本發明的一個實施例，其中，所述多個第一類型帶單元的每個第一類型帶單元和所述多個第二類型帶單元的每個第二類型帶單元中的至少一個在所述第一方向上具有等於所述單元間距的三倍的單元高度。

根據本發明的一個實施例，其中，所述多個第一類型帶單元的每個第 一類型帶單元和所述多個第二類型帶單元的每個第二類型帶單元中的至少一個包括一個或多個偽柵電極。

本發明的實施例還提供了一種兩埠靜態隨機存取存儲器(SRAM)陣列，包括：多個SRAM單元，所述多個SRAM單元以列和行進行布置，所述SRAM單元的列布置在第一方向上，所述SRAM單元的行布置在與所述第一方向不同的第二方向上，所述多個SRAM單元的每個SRAM單元都包括：寫位線部，在所述第一方向上延伸，所述寫位線部與相鄰SRAM單元的寫位線部耦合；互補寫位線部，在所述第一方向上延伸，所述互補寫位線部與所述相鄰SRAM單元的互補寫位線部耦合；讀位線部，在所述第一方向上延伸，所述讀位線部與所述相鄰SRAM單元的讀位線部耦合；寫字線部，在所述第二方向上延伸，所述寫字線部與另一相鄰SRAM單元的寫字線部耦合；讀字線部，在所述第二方向上延伸，所述讀字線部與所述另一相鄰SRAM單元的讀字線部耦合；至第一電壓線的至少一個連接；和至第二電壓線的至少一個連接；多個第一類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部基本平行的行，其中，每個第一類型帶單元都包括P型阱帶結構，並且所述P型阱帶結構被配置為將所述第一類型帶單元的P型阱與第一電壓連接件電連接，所述第一電壓連接件與所述第一電壓線電耦合；以及多個第二類型帶單元，布置為與所述SRAM單元的至少一個讀字線部或所述SRAM單元的至少一個寫字線部或所述SRAM單元的至少一個其他讀字線部或所述SRAM單元的至少一個其他寫字線部基本平行的行，其中，每個第二類型帶單元都包括N型阱帶結構，並且所述N型阱帶結構被配置為將所述第二類型帶單元的N型阱與第二電壓連接件電連接，所述第二電壓連接件與所述第二電壓線電耦合，其中每一列SRAM單元都被所述多個第一類型帶單元的一個第一類型帶單元或所述多個第二類型帶單元的一個第二類型帶單元界定，所述多個SRAM單元的SRAM單元被劃分為第一子陣列、第二子陣列、第三子陣列和第四子陣列，所述第一子陣列具有所述多個SRAM單元的第一組SRAM單元，所述第二子陣列具有所述多個SRAM單元的第二組SRAM單元，所述第三子陣列具有所述多個SRAM單元的第三組SRAM 單元，並且所述第四子陣列具有所述多個SRAM單元的第四組SRAM單元，所述第一子陣列鄰接所述第二子陣列，所述第三子陣列鄰接所述第四子陣列，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的寫位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的寫位線部電連接，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的互補寫位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的互補寫位線部電連接，所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的寫位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的寫位線部電連接，所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的互補寫位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的互補寫位線部電連接，所述第一子陣列的SRAM單元的布置在所述至少一個第一列中的讀位線部與所述第二子陣列的SRAM單元的布置在所述至少一個第二列中的讀位線部物理分離，以及所述第三子陣列的SRAM單元的布置在所述至少一個第三列中的讀位線部與所述第四子陣列的SRAM單元的布置在所述至少一個第四列中的讀位線部物理分離。

根據本發明的一個實施例，其中，所述第一子陣列的SRAM單元的讀位線部被配置為電連接至第一感測放大器，所述第二子陣列的SRAM單元的讀位線部被配置為電連接至與所述第一感測放大器不同的第二感測放大器，所述第三子陣列的SRAM單元的讀位線部被配置為電連接至所述第二感測放大器，以及所述第四子陣列的SRAM單元的讀位線部被配置為電連接至與所述第一感測放大器和所述第二感測放大器不同的第三感測放大器。

根據本發明的一個實施例，其中，第一行帶單元位於所述第一子陣列的SRAM單元與所述第一感測放大器之間，第二行帶單元位於所述第二子陣列的SRAM單元與所述第二感測放大器之間，第三行帶單元位於所述第三子陣列的SRAM單元與所述第二感測放大器之間，以及第四行帶單元位於所述第四子陣列的SRAM單元與所述第三感測放大器之間。

上面論述了多個實施例的部件使得本領域技術人員能夠更好地理解本 發明的各個實施例。儘管描述了一些實施例和實施方式，但是本發明不限於此。而且，本發明覆蓋各種明顯的更改和等效布置，其落入所聲稱的權益的範圍內。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用於執行與本文所述實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發明的精神和範圍，並且可以在不背離本發明的精神和範圍的情況下做出各種變化、替換和改變。儘管在所聲稱的特定的組合中描述了各個實施例的部件和步驟，但是其涉及以任何組合或順序布置、同時執行、任選地省略這些部件或步驟和/或添加至這些部件和步驟的其他部件或步驟。