一種cmos單穩態電路的製作方法
2023-05-29 23:03:26
專利名稱:一種cmos單穩態電路的製作方法
技術領域：
本發明涉及一種CMOS單穩態電路，可廣泛應用於脈衝整形、延時及定時等應用中。
背景技術：
單穩態電路的顯著特點是具有兩個不同的工作狀態穩態和暫穩態。在外界觸發脈衝的作用下，能從穩態翻轉到暫穩態，在暫穩態維持一段時間後，再自動恢復到穩態。暫穩態維持時間的長短取決於電路本身的參數，與觸發脈衝的幅度無關。一般來說，單穩態電路由積分電路、三態門和三態門控制電路組成。單穩態電路的輸出直接由積分電路的結果決定，而且三態門控制電路的控制信號也是根據積分電路的結果通過簡單邏輯運算得到的。因此，在積分電路受到幹擾時，單穩態電路就會產生錯誤的輸出。故現有的單穩態電路存在抗幹擾能力差，可靠性低的缺點。
發明內容本發明的技術解決問題是克服現有單穩態電路技術的不足，提供一種抗幹擾能力強，可靠性高、可重複觸發的CMOS單穩態電路。
本發明的技術解決方案為一種CMOS單穩態電路，其特點在於包括積分電路、三態電路、三態控制電路和邏輯輸出電路，具有輸入端、清零端和輸出端，積分電路由片外電阻R和電容C組成，三態電路由一個PMOS和NMOS電晶體組成，三態電路的控制輸入由三態控制電路產生，三態控制電路根據積分電路的狀態來產生控制信號；三態控制電路採用兩個施密特觸發器對積分電路的狀態進行採樣，並根據採樣結果經邏輯運算產生三態電路所需的控制信號；同時三態控制電路中的兩個施密特觸發器產生的輸出信號經過邏輯輸出電路輸出。
本發明的原理當清零信號有效時，三態控制電路和三態電路的狀態被初始化，積分電路的輸出為高電平，整個電路處於穩定狀態；當輸入端信號下降時，三態控制電路的狀態發生變化，導致三態電路的狀態改變，從而使積分電路中的電容放電，這時整個電路處於不穩定狀態，邏輯輸出電路輸出高電平；當積分電路的放電達到一定閾值後，三態控制電路的狀態又發生變化，三態電路的狀態也隨之改變，從而對積分電路中的電容進行充電；當電容充電達到一定閾值後，使整個電路重新恢復穩定狀態，邏輯輸出電路輸出低電平。
本發明與現有技術相比的優點在於由於施密特觸發器具有遲滯作用的工作特點，可以用來對信號的幅度進行整形，從而濾除幹擾信號的影響。本發明正是利用施密特觸發器這個顯著特點，在三態電路的控制電路中採用兩個施密特觸發器對積分電路的狀態進行採樣，可以有效濾除幹擾信號對積分電路的影響。另外，邏輯輸出電路並不直接與積分電路相接，而是利用三態電路的控制電路中一些信號來產生，避免了積分電路對邏輯輸出的直接影響。與傳統單穩態電路相比，提高了電路的抗幹擾能力和可靠性。此外，在晶片設計時，可通過調節施密特觸發器的遲滯窗口大小來改變亞穩態的持續時間。
圖1為本發明CMOS單穩態電路的總體結構框圖；圖2為本發明CMOS單穩態電路的電原理圖；圖3為本發明的鎖存器Latch的電原理圖。
具體實施方式如圖1、2所示，為本發明的總體電路圖，即本發明的基本形式，它由積分電路1、三態電路2、三態電路的控制電路3和邏輯輸出電路4組成，該單穩態電路有一個輸入端Input、清零端CLR和輸出端。三態電路2的控制輸入是由三態控制電路3產生，而三態控制電路3是根據積分電路1的狀態來產生控制信號。此外，三態控制電路3採用兩個施密特觸發器對積分電路的狀態進行採樣，並根據採樣結果經邏輯運算產生三態電路2所需的控制信號，而邏輯輸出電路4與積分電路1的狀態有關，但由三態控制電路3中的有關信號來產生。
如圖2所示，本發明採用的積分電路1由片外的電阻R和電容C組成，三態電路2由PMOS和NMOS電晶體串接構成，其中上面的電晶體為PMOS管，下面的為NMOS管。
如圖2所示，三態控制電路3由鎖存器Latch、兩個施密特觸發器SCHMITT1、SCHMITT2以及相關邏輯單元組成，它的作用是產生三態電路2的控制信號以及與邏輯輸出4有關的信號。兩個施密特觸發器對積分電路的狀態進行採樣，送入鎖存器中，經過邏輯單元後產生三態電路的控制信號，同時產生邏輯輸出信號送至邏輯輸出電路輸出。
三態控制電路3的具體組成如下所述Input輸入信號經過兩個反相器與CLR信號的反進行與非運算產生nCLK信號，nCLK信號用來控制與電源連接的PMOS管。nCLK信號經過一個反相器產生CLK信號，並送入鎖存器。另外，nCLK信號和CLK信號還控制著由PMOS和NMOS管構成的傳輸門。CLR信號的反信號也被送入鎖存器Latch。積分電路的輸出RC經過一個施密特觸發器SCHMITT1和一個反相器後送入鎖存器Latch。鎖存器Latch的輸出經過一個反相器後，與傳輸門或者與電源VDD連接的PMOS管的輸出作與非運算得到a信號，同時a信號被送入鎖存器Latch。另外，a信號與鎖存器Latch的輸出經過或非門產生K信號，a信號與CLR信號經過或非門產生O1信號。積分電路的輸出RC經過另一個施密特觸發器SCHMITT2產生O2信號，O2信號的反與a信號經過一個與非門得到L信號。K、L、O1和O2信號作為三態控制電路的輸出信號用來控制三態電路和邏輯輸出電路。
如圖3所示，為本發明單穩態電路中所用的鎖存器Latch的電路圖。通常的鎖存器只有2個輸入端，而本發明電路中的鎖存器有4個輸入端In1-In4。不同之處在於下面與非門的一個輸入端由上面與非門的輸出與一個輸入信號In2經過與運算產生，而另一個輸入端是由另兩個輸入信號In3和In4經或運算得到。
如圖2所示，本發明的工作原理單穩態電路不穩定狀態是由輸入信號Input的上升沿觸發的。當清零端CLR為高有效時，鎖存器Latch的狀態被初始化，K、L被置為零，外接電容R被充電至高，a端的電位為高。由於RC端為高電位，兩個施密特觸發器的輸出均為低電位，從而單穩態電路的輸出為低電位。當清零端CLR為低電位，輸入信號A為低電位時，鎖存器的狀態改變，上端為1，下端為0，其它端的狀態不變。當輸入信號Input由低電位變為高電位時，鎖存器的狀態保持不改變，上端為1，下端為0，但nCLK端的電位為低，從而使與VDD相連的三態電路中PMOS導通，因此a端變為低電位，進而K端變為高電位，與K相連的三態電路中NMOS管導通，導致外接電容放電，輸出端Output變為高電位。當電容放電達到施密特觸發器SCHMITT1和SCHMITT2的低觸發電位時，h、nb和a變為高電位，進而使鎖存器Latch的狀態改變，上端為0，下端為1。當鎖存器Latch的下端為1時，K變為低電位，與K端相連的三態電路中NMOS管截止，而L端仍保持為高電位，外接積分電容C停止放電，改由外接電阻R充電。當積分電容R充電至下面施密特SCHMITT2的高觸發電位時，h變為低電位，導致輸出端變為低電位；同時，L變為低電位，使與L相連的三態電路2中PMOS管導通，並對外接積分電容C充電，加速使其達到VDD。
另外，清零端信號也可用來觸發不穩定狀態，操作原理與上述類似。
總之，本發明提高了電路的抗幹擾能力和可靠性，且具有低功耗、電源電壓範圍寬、抗幹擾能力強，產生的脈寬可調節等優點，可廣泛應用於脈衝整形、延時(產生滯後於觸發脈衝的輸出脈衝)以及定時(產生一定時間寬度的脈衝信號)。
權利要求
1.一種CMOS單穩態電路，其特徵在於包括積分電路、三態電路、三態控制電路和邏輯輸出電路，具有輸入端、清零端和輸出端，三態電路的控制輸入由三態控制電路產生，三態控制電路根據積分電路的狀態來產生控制信號；三態控制電路採用兩個施密特觸發器對積分電路的狀態進行採樣，並根據採樣結果經邏輯運算產生三態電路所需的控制信號；同時三態控制電路中的兩個施密特觸發器產生的輸出信號經相關邏輯運算後由邏輯輸出電路輸出。
2.根據權利要求
1所述的CMOS單穩態電路，其特徵在於所述的積分電路由片外的電阻和電容串聯組成。
3.根據權利要求
1所述的CMOS單穩態電路，其特徵在於所述的三態電路由PMOS和NMOS電晶體串接構成。
4.根據權利要求
1所述的CMOS單穩態電路，其特徵在於所述的三態控制電路包括鎖存器、兩個施密特觸發器以及邏輯單元，兩個施密特觸發器對積分電路的狀態進行採樣，送入鎖存器中，經過邏輯單元後產生三態電路的控制信號，同時產生邏輯輸出信號送至邏輯輸出電路輸出。
5.根據權利要求
4所述的CMOS單穩態電路，其特徵在於所述的鎖存器包括兩個與非門，有4個輸入端，其中第一個與非門的第一個輸入端是由第二個與非門的輸出與第二個輸入信號經過與運算產生，而第一個與非門的另一個輸入端由另兩個輸入信號，即第三和第四輸入信號或運算得到。
專利摘要
一種CMOS單穩態電路，由積分電路、三態電路、三態電路的控制電路以及邏輯輸出電路構成，具有輸入端、清零端和輸出端，三態電路的控制輸入由三態控制電路產生，三態控制電路根據積分電路的狀態來產生控制信號；三態控制電路採用兩個施密特觸發器對積分電路的狀態進行採樣，並根據採樣結果經邏輯運算產生三態電路所需的控制信號；同時三態控制電路中的兩個施密特觸發器產生的輸出信號經相關邏輯運算後由邏輯輸出電路輸出。本發明在三態電路的控制電路中應用了施密特觸發器，從而提高了電路的抗幹擾能力和可靠性，且具有低功耗、電源電壓範圍寬、抗幹擾能力強，產生的脈寬可調節等優點，可廣泛應用於脈衝整形、延時(產生滯後於觸發脈衝的輸出脈衝)以及定時(產生一定時間寬度的脈衝信號)。
文檔編號H03K3/355GK1996751SQ200610169725
公開日2007年7月11日 申請日期2006年12月28日
發明者王晉, 樂立鵬, 趙寧, 蔣敏強 申請人:北京時代民芯科技有限公司導出引文BiBTeX, EndNote, RefMan