利用等級聚合的內存擴展的製作方法
2023-06-24 04:22:06 1
專利名稱：利用等級聚合的內存擴展的製作方法
技術領域：
本公開一般而言涉及計算機，更具體而言涉及計算機內存。
背景技術：
由於工作負荷增大，計算機(特別是伺服器)對內存容量要求在迅速增長。例子包括虛擬化的日益普及以及由伺服器所存儲和計算的數據量增大，前者超額認購了多個用戶之間的計算機物理內存，後者需要更大的內存以避免訪問磁碟。希望在不降低系統性能的情況下擴展內存。
圖1示出了可以實現這裡所述實施例的計算機系統的一個示例。圖2是根據一個實施例的用在圖1的計算機系統中的一種內存系統的方框圖。圖3是根據一個實施例的用在圖1的計算機系統中的另一種內存系統的框圖。圖4是示出了根據一個實施例的圖2和圖3的內存系統中的等級聚合處理的流程圖。貫穿附圖的若干視圖，相應的標號代表相應的部分。
具體實施例方式綜述在一個實施例中，一種方法一般包括從內存控制器接收對於訪問在內存模塊中存儲的內存的請求，所述請求針對多個邏輯等級之一；在等級聚合器中將所述邏輯等級映射到所述內存模塊中的多個物理等級之一；並根據所述映射將所述請求轉發到所述內存模塊之一。所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射。在另一個實施例中，一種裝置一般包括等級聚合器，所述等級聚合器用於從內存控制器接收對於訪問在內存模塊中存儲的內存的請求，所述請求針對多個邏輯等級之一；將所述邏輯等級映射到內存模塊中的多個物理等級之一；並根據所述映射將所述請求轉發到所述內存模塊之一。所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射。所述裝置進一步包括用於與所述內存控制器和所述內存模塊通信的接口。 在又另一個實施例中，一種裝置一般包括內存模塊，所述內存模塊包括多個物理等級；內存控制器，用於發送對於訪問所述內存模塊中的內存的請求，所述請求針對多個邏輯等級之一；以及等級聚合器，用於將所述邏輯等級映射到所述物理等級之一，並根據所述映射將所述請求轉發到所述內存模塊之一。所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射。
示例性實施例提出了下說明，以使本領域的普通技術人員能夠作出和使用實施例。具體實施例和應用的說明僅作為示例而提供，各種修改對於本領域的技術人員來說將容易變得清楚。在不脫離實施例的範圍的情況下，這裡所述的一般原理可以適用於其他應用。因此，實施例不應限於所示實施例，而應被賦予與這裡所述原理和特徵相一致的最廣的範圍。為了清晰的目的，與實施例相關的技術領域中已知的技術材料有關的細節未作詳細說明。這裡所述實施例使用等級聚合提供擴展的內存。以下說明了如何利用常規系統對動態隨機地址內存(DRAM)進行編址和訪問，以及這如何隨等級倍增和等級聚合而變化的概述。DRAM使用晶片選擇(CS)、存儲體地址(bank address, BA)、行地址和列地址位被編址。存儲體、行和列地址位選擇DRAM的等級(rank)內的位置。CS線選擇希望的等級。器件密度的增大可通過增加更多的行或列位或通過增加更多的存儲體進行調節。在常規的系統中，密度每增大一倍需要增加一個行地址位。存儲體的數量、列位和頁面大小對於一具體寬度的所有雙數據速率3 (DDR3)密度都保持固定。DRAM可被定位在雙列直插式內存模塊(DIMM)上。這裡使用術語邏輯DIMM (LDIMM)和物理DIMM (PDIMM)。邏輯DIMM是內存控制器所認為的內存系統的等級、存儲體、行位和列位的數量方面的配置。內存控制器基於該模型生成內存訪問。以下相對於圖2和圖3詳細說明邏輯和物理DIMM。等級倍增使用較低密度DRAM的兩個或四個物理等級模擬較高密度DRAM的一個邏輯等級。該模擬是通過使用較大數量的行位來解碼另外的晶片選擇而實現的。在2009年7月9日公布的美國專利申請公開N0.2009/0177853中說明了等級倍增的一個示例。等級倍增提供在相同邏輯等級背後的兩個或更多個物理DRAM設備。作為邏輯等級內的主傳輸流，等級倍增不知道它正在訪問哪個物理DRAM設備。隨後的流訪問因此可以在兩個設備上被分開；其中第一訪問被發送到一個設備上，並且在第一事務之後隨即第二訪問被發送到另一個設備。對單個DRAM的流訪問被優化，使得只有流的第一訪問生成前導碼。這意味著在一個流內，沒有為第二前導碼分配的時間間隙。這引起數據總線爭用，因為第二設備的前導碼與第一設備的源同步數據時鐘重疊。為了確保不發生這樣的衝突，假定每個流訪問均需要提供對於通過切換DRAM設備而生成新前導碼所需的時間間隙。該間隙是通過將最小列存取選通(CAS)至CAS從突髮長度(BL)/2增大到(BL/2+2)周期來提供的，其中一個周期用於第二設備的前導碼，第二周期用於處理DRAM設備定時失配。因此，使用等級倍增的系統上的內存訪問的最小CAS至CAS間隔從BL/2周期增大到(BL/2+2)周期。這為數據通路增加了兩個周期「泡沫」，其結果是當突髮長度為八時流傳輸性能降低50%。這裡所述的等級聚合實施例在不對流訪問造成損失的情況下提供了擴展的內存。在一個實施例中，多個物理等級結合成內存控制器能夠調度的最大數量的邏輯等級。這保持了內存控制器中的邏輯等級與內存的物理等級之間的一對一映射。等級聚合因此消除了上述關於等級倍增的缺點，並且提供了比等級倍增更佳的流性能。與常規的內存系統相t匕，等級聚合通過使用較低等級的物理DIMM允許邏輯上最大容量的雙列直插式內存模塊(DIMM)。這提供了成本和內存容量的優點。例如，使用兩個較小DIMM看起來作為一個邏輯上較大的DIMM提供了比購買單個較大DIMM較便宜的解決方案。而且，這些實施例使得有可能利於多個物理DIMM建立比最大容量的常規物理DIMM更大的邏輯DIMM。現在參照附圖，首先參照圖1，示出了一個計算機系統10，在該系統中可以實現這裡所述的實施例。計算機系統10可以是例如伺服器、路由器、交換機或其他網絡設備。計算機系統10還可以是個人計算機、個人數字助理(PDA)或任何其他計算裝置。圖1所示的計算機系統10包括一個或多個輸入設備12 (例如鍵盤、滑鼠、跟蹤設備、觸控螢幕或用於與用戶接口交互作用的其他設備)、一個或多個輸出設備14(例如顯示器、揚聲器)和網絡接口 16。計算機系統10進一步包括子系統，諸如處理器17 (例如中央處理器(CPU))、內存系統18、靜態內存20和存儲裝置22。如以下詳細所述，內存系統18包括內存控制器、易失性內存和用於執行等級聚合的等級聚合器32。靜態或非易失性內存20可以存儲基本輸入輸出系統(BIOS)以充當系統硬體與系統軟體之間的接口，並在計算機系統10啟動時初始化系統硬體。存儲裝置22可以包括固定存儲裝置(例如硬碟驅動器)和可移除存儲裝置(例如CD-ROM驅動器)。可在一個或多個有形介質中將邏輯編碼以供處理器17執行。內存18和存儲裝置22可被用於存儲和取回指令及數據結構(例如軟體)。計算機存儲介質還可以包括DVD或其他光存儲裝置、盒式磁帶、磁帶或磁碟存儲裝置或可用於存儲可由計算機訪問的信息的任何其他介質。計算機系統10的系統總線結構在圖1中以箭頭24表示。然而，這些箭頭只是說明了用於連接子系統的一種可能的互聯方案。例如，可以使用局域總線將處理器17連接到內存系統18。應理解的是圖1所示的計算機系統只是適合與這些實施例一起使用的計算機系統的一個示例，並且在不脫離這些實施例的範圍的情況下還可以使用具有不同的子系統配置的其他計算機體系結構。圖2是根據一個實施例的內存系統18的框圖。內存系統18包括內存控制器30、等級聚合器32和內存模塊38。內存控制器30耦合到處理器17 (在圖1中示出)。處理器17可以訪問在內存模塊38內存儲的指令並處理與圖1的計算機系統10的操作相關的指令。內存模塊38可以存儲由處理器17或由在計算機系統10上運行的應用或作業系統訪問的指令或任何其他軟體代碼、記錄或其他數據。內存控制器30可以從處理器17接收對於訪問內存模塊38的請求。如本領域的技術人員所熟知的，可以使用通信協議進行處理器17與內存控制器30之間的通信。內存控制器30可以通過一個通信協議從處理器17接收內存訪問請求，並使用不同的通信協議(例如DDR)通過通信信道35將所述請求傳達給等級聚合器32。在圖2所示的示例中，內存控制器30在信道40與等級聚合器32接口。在一個實施例中，信道40被邏輯細分，並且等級聚合器32利用該邏輯細分來對應於兩個邏輯DMM(LDIMM0，LDMM1)。信道40的每個邏輯分區包括四個晶片選擇(O- > 3和4- > 7)。內存模塊包括接口 42以適應內存訪問請求。內存訪問的示例包括激活一行單元,讀取或寫入一個內存單元，預充一行內存單元，刷新一個內存單元或任何其他內存訪問操作。在一個實施例中，每個內存模塊均是被配置為託管多個內存設備(例如DRAM)的DIMM。每個DIMM包括被稱作等級的一組或多組內存單元。每個等級可以包括一個或多個由內存單元組成的存儲體，每個由內存單元組成的存儲體包括由行和列組成的陣列，行與列的交叉處為內存單元的位置和地址。
在一個實施例中，等級聚合器32為專用集成電路(ASIC)。如本領域的技術人員所熟知的，等級聚合器32提供命令路徑邏輯並且與系統計時交互作用。命令路徑邏輯提供用於生成晶片選擇的地址和命令解碼邏輯和數據通路導引邏輯。等級聚合器32還可以包括配置寄存器，配置寄存器允許晶片選擇與在啟動時間內將被改變的物理DMM之間的靜態映射。在一個實施例中，等級聚合器32實現電子設備工程聯合委員會(JEDEC)DDR3協議的地址/控制部分。等級聚合器32包括與內存控制器30通信的DDR3接口 40和與物理DI麗通信的DIMM DDR3接口 42。等級聚合器32還包括至少用於臨時存儲邏輯等級與物理等級之間的映射的內存。在圖2和圖3所示的示例中，內存系統18被配置在一個信道上支持兩個邏輯DMM。圖2示出了兩個邏輯DIMM(DIMM0，DJMM1)，每個邏輯DIMM包括四個單等級(SR) DIMM。圖3示出了具有雙等級(DR)DIMM的等級聚合。圖3中的每個邏輯DIMM(DIMM0，DEMM1)包括兩個DR DIMM46。在這些示例中，等級聚合被用於模擬當插入四個SR物理DIMM(圖2)或兩個SR物理DMM(圖3)時的四等級(QR)邏輯DMM。如果內存信道只充有一個SR DMM或DR DIMM，如在常規的系統中那樣，那麼內存控制器的最大數量的物理等級將被使用。由於內存控制器30能夠對QR DMM進行編址，因此有可能將兩個SR DMM偽裝為單個DR DMM，將四個SR DMM偽裝為單個QR DMM(圖2)，或將兩個DR DIMM偽裝為單個QR DIMM(圖3)。並非像等級倍增那樣使用高端地址位將一個邏輯等級倍增為多個物理等級，等級聚合將多個物理等級結合成一個較大邏輯等級表示，因此保持了邏輯等級到物理等級的一對一映射。因此保持了一對一關係，內存控制器中的每個邏輯等級訪問DRAM的單個物理等級。等級聚合允許邏輯晶片選擇與物理晶片選擇之間的一對一映射。這與等級倍增不同，在等級倍增的情況下需要基於另外的行位通過ASIC生成物理等級。利用等級聚合，無需使用高端地址位將一個邏輯晶片選擇分開用於多等級物理DIMM。這提高了性能，因為內存控制器完全控制著物理DIMM，而不是對於將哪個物理DIMM作為目標具有不確定性。以下表I列出了對於每個信道兩個邏輯DIMM的多達八個等級的內存系統的配置和處理器晶片選擇輸出。在該示例中，CSO至CS3連接到邏輯DIMM0，並且CS4至CS7連接到邏輯DMM1。表I中的邏輯配置編號12對應於圖2和圖3所示的示例。
權利要求
1.一種方法，包括: 從內存控制器接收對於訪問在內存模塊中存儲的內存的請求，所述請求針對多個邏輯等級之一； 在等級聚合器中將所述邏輯等級映射到所述內存模塊中的多個物理等級之一，其中所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的所述邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射；並且 根據所述映射將所述請求轉發到所述內存模塊之一。
2.根據權利要求1所述的方法,其中所述內存模塊包括雙列直插式內存模塊,並且所述內存模塊中的等級的數量對應於有效晶片選擇的數量。
3.根據權利要求1所述的方法，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個雙等級雙列直插式內存模塊。
4.根據權利要求1所述的方法，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括四個單等級雙列直插式內存模塊。
5.根據權利要求1所述的方法，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個單等級雙列直插式內存模塊。
6.根據權利要求1所述的方法，其中所述內存模塊包括兩個邏輯內存模塊，所述邏輯內存模塊包括與所述內存控制器中的一個雙數據速率信道相關聯的八個物理內存模塊。
7.根據權利要求1所述的方法，其中所述內存模塊包括兩個邏輯內存模塊，所述邏輯內存模塊包括與所述內存控制器中的一個雙數據速率信道相關聯的四個物理內存模塊。
8.一種裝置，包括: 等級聚合器，用於: 從內存控制器接收對於訪問在內存模塊中存儲的內存的請求，所述請求針對多個邏輯等級之一； 將所述邏輯等級映射到所述內存模塊中的多個物理等級之一，其中所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的所述邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射；並且 根據所述映射將所述請求轉發到所述內存模塊之一；以及 接口，用於與所述內存控制器和所述內存模塊通信。
9.根據權利要求8所述的方法，其中所述內存模塊包括雙列直插式內存模塊，並且所述內存模塊中的等級的數量對應於有效晶片選擇的數量。
10.根據權利要求8所述的裝置，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個雙等級雙列直插式內存模塊。
11.根據權利要求8所述的裝置，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括四個單等級雙列直插式內存模塊。
12.根據權利要求8所述的裝置，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個單等級雙列直插式內存模塊。
13.根據權利要求8所述的裝置，其中所述內存模塊包括兩個邏輯內存模塊，所述邏輯內存模塊包括與所述內存控制器中的一個雙數據速率信道相關聯的四個物理內存模塊。
14.一種裝置，包括:內存模塊，所述內存模塊包括多個物理等級； 內存控制器，用於發送對於訪問在所述內存模塊中內存的請求，所述請求針對多個邏輯等級之一；以及 等級聚合器，用於將所述邏輯等級映射到所述物理等級之一，並根據所述映射將所述請求轉發到所述內存模塊之一，其中所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的所述邏輯等級的數目，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射。
15.根據權利要求14所述的裝置，其中所述內存模塊包括雙列直插式內存模塊，並且所述內存模塊中的等級的數量對應於有效晶片選擇的數量。
16.根據權利要求14所述的裝置，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個雙等級雙列直插式內存模塊。
17.根據權利要求14所述的裝置法，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括四個單等級雙列直插式內存模塊。
18.根據權利要求14所述的裝置，其中所述內存模塊包括至少一個邏輯內存模塊，所述邏輯內存模塊包括兩個單等級雙列直插式內存模塊。
19.根據權利要求14所述的裝置，其中所述內存模塊包括兩個邏輯內存模塊，所述邏輯內存模塊包括與所述內存控制器中的一個雙數據速率信道相關聯的八個物理內存模塊。
20.根據權利要求14所述的裝置，其中所述內存模塊包括兩個邏輯內存模塊，所述邏輯內存模塊包括與所述內存控制器中的一個雙數據速率信道相關聯的四個物理內存模塊。
全文摘要
在一個實施例中，一種方法包括從內存控制器接收對於訪問在內存模塊中存儲的內存的請求，所述請求針對多個邏輯等級之一；在等級聚合器處將所述邏輯等級映射到所述內存模塊中的多個物理等級之一；並根據所述映射將所述請求轉發到所述內存模塊之一。所述內存模塊中的兩個或更多個模塊相結合以表示所述內存控制器中的邏輯等級的數量，這樣使得在所述邏輯等級與所述物理等級之間存在一對一映射。還公開了一種用於等級聚合的裝置。
文檔編號G06F13/16GK103154917SQ201180037644
公開日2013年6月12日 申請日期2011年5月27日 優先權日2010年6月4日
發明者傑伊·埃文·斯科特·彼得森, 菲利普·馬內拉 申請人:思科技術公司