具有超結結構的半導體器件及其製造方法
2023-06-23 22:43:16
專利名稱：具有超結結構的半導體器件及其製造方法
技術領域：
本發明涉及一種具有超結結構的半導體器件及其製造方法。
背景技術：
近年來，要求半導體器件提高耐壓和減小導通狀態電阻。因此，公知SJ(超結結構)結構型半導體器件具有高耐壓和低導通狀態電阻。SJ結構形成在器件的漂移層中。該漂移層包括N導電類型柱(column)(N柱)和P導電類型柱(P柱)。N柱和P柱構成作為一對SJ結構的單元，從而多對N柱和P柱提供SJ結構。N柱包括N導電類型雜質，P柱包括P導電類型雜質。此外，該器件由中心區域和周邊區域構成。在中心區域中，形成半導體開關器件。在周邊區域中，不形成半導體開關器件。這裡，漂移層從中心區域設置到周邊區域。
當該器件截止時，SJ結構中的N柱和P柱分別被耗盡，因為耗盡層從每個N柱和P柱之間的P-N結邊界延伸這樣，該器件具有高耐壓。為了完全和充分地耗盡N柱和P柱，必須平衡N柱和P柱的雜質量。具體地講，將N柱的雜質量控制為等於P柱的雜質量，從而完全耗盡這兩個柱。然而，在周邊區域中，當N柱和P柱的雜質量相等時，不能獲得該器件的足夠的耐壓。這是因為在周邊區域中耗盡層的形成與中心區域不同，因為在周邊區域中沒有形成用於固定P柱電位的接觸區域。這裡，一般情況下，將P柱的電位固定到零電位，即地電位。在周邊區域中，當N柱的雜質量等於P柱的雜質量時，與中心區域相比，周邊區域中的N柱和P柱沒有被充分耗盡。具體地講，周邊區域的耗盡層小於中心區域的耗盡層。相應地，該器件的總耐壓被限制在周邊區域的耐壓上。由此，減小了該器件的耐壓。
為了解決這個問題，在美國專利No.6844592中公開了一種半導體器件，其周邊區域和中心區域具有不同的雜質量。具體地講，周邊區域的P柱具有多餘的雜質量。在這種情況下，提高了周邊區域的耐壓，從而周邊區域的耐壓等於中心區域的耐壓。因此，提高了該器件的總耐壓。
本發明人進一步研究了SJ型半導體器件。結果，發明人發現了如下新的知識。當形成SJ結構中的N柱和P柱時，每個柱的雜質量可以有偏差。具體地講，雜質量的偏差是由每個柱的雜質濃度和寬度的偏差引起的。雜質量的偏差影響器件的耐壓，因而大大減小了耐壓。偏差的這種效果特別產生在周邊區域中。這樣，當器件的製造工藝中的雜質量的偏差使耐壓惡化時，使製造工藝中的產品生產率下降，從而提高了總製造成本。
發明內容
鑑於上述問題，本發明的目的是提供一種具有SJ結構的半導體器件。本發明的另一個目的是提供一種製造具有SJ結構的半導體器件的方法。
一種半導體器件包括中心區域，其中設置半導體開關器件；包圍中心區域的周邊區域；以及半導體層，它包括多對具有第一導電類型的第一柱和具有第二導電類型的第二柱。半導體層從中心區域設置到周邊區域。第一和第二柱在器件的厚度方向上延伸。第一和第二柱在垂直於器件厚度方向的平面內交替排列。第一柱包括第一雜質量，第二柱包括第二雜質量。周邊區域包括最外周邊對的第一和第二柱以及最內周邊對的第一和第二柱。緊臨中心區域設置最內周邊對，並且最外周邊對設置在周邊區域的最外側。最外周邊對在第二柱的第二雜質量和第一柱的第一柱雜質量之間具有差值，該差值小於周邊區域中的另一對第一和第二柱的第二雜質量和第一雜質量之間的最大差值。最內周邊對在第二柱的第二雜質量和第一柱的第一雜質量之間具有差值，該差值大於中心區域中的一對第一和第二柱的第二雜質量和第一雜質量之間的差值。
在周邊區域中，周邊區域中的最內周邊對的雜質量的差值大於中心區域中的所述對的雜質量差值。例如，最內周邊區域的第二導電類型雜質量有多餘的。這樣，當器件截止時，耗盡層從中心區域延伸到周邊區域，從而提高了器件的耐壓。具體地講，耐壓的減少被限制在作為上限的周邊區域的耐壓上。由此，器件具有高耐壓。
此外，周邊區域中的最外周邊對的雜質量的差值小於周邊區域中的另一對的雜質量的最大差值。這個最外周邊對設置在電場容易集中的部分上。這樣，即使當在製造工藝中周邊區域的第一區和第二區的雜質量有偏差時，也能減輕電場的集中。由此，提高了器件的耐壓。
相應地，即使當在製造工藝中雜質量有偏差時，也能提高具有SJ結構的器件的耐壓。此外，容易執行SJ結構的製造方法。由此，提高了產品的生產率。
此外，提供一種半導體器件的製造方法。該器件包括具有第一柱和第二柱的半導體層。第一柱具有第一導電類型和第二柱具有第二導電類型。第一柱和第二柱在器件的厚度方向上延伸。第一柱和第二柱在垂直於厚度方向的平面內交替地重複。該方法包括以下步驟在具有第一導電類型的半導體晶片上形成掩模，其中該掩模包括中心區掩模、內周邊區掩模和外周邊區掩模，其中中心區掩模具有多個開口，開口的每個距離是恆定的，其中內周邊區掩模具有多個開口，開口的每個距離小於中心區掩模的開口的距離，其中外周邊區掩模具有多個開口，開口的每個距離大於內周邊區掩模的開口的距離；利用各向異性蝕刻方法穿過掩模的開口在半導體晶片上形成多個溝槽；並且在每個溝槽中形成具有第二導電類型的半導體區。
該方法提供一種具有SJ結構的半導體器件。即使當在製造工藝中雜質量有偏差時，也能提高具有SJ結構的器件的耐壓。此外，容易執行SJ結構的製造方法。由此，提高了產品的生產率。
附圖簡述從下面參照附圖的詳細說明中可以更明顯地看出本發明的上述目的、特徵和優點。在附圖中
圖1是示出根據本發明第一實施例的半導體器件的部分剖面圖；圖2是示出根據第一實施例的器件的部分平面圖；圖3是示出根據第一實施例的位置和多餘P型雜質量之間的關係的曲線圖；圖4是示出根據第一實施例的雜質濃度的偏差與耐壓之間的關係的曲線圖；圖5是示出根據第一實施例的器件的周邊區域中的電位分布的橫截面圖；圖6是示出對比器件的周邊區域中的電位分布的橫截面圖；圖7是解釋根據第一實施例的用於製造漂移層的方法的橫截面圖；圖8是解釋根據第一實施例的用於製造漂移層的方法的橫截面圖；圖9是解釋根據第一實施例的用於製造漂移層的方法的橫截面圖；圖10是解釋根據第一實施例的用於製造漂移層的方法的橫截面圖；圖11是解釋根據第一實施例的用於製造漂移層的方法的橫截面圖；以及圖12是示出根據本發明第二實施例的半導體器件的部分平面圖。
優選實施例的詳細說明第一實施例根據本發明第一實施例的具有超結(即，SJ)結構的半導體器件顯示在圖1和2中。圖1是示出該器件的中心區域12和周邊區域14的部分橫截面圖。圖2是示出對應圖1中的線II-II的該器件的部分平面圖。這裡，圖1示出沿著圖2的線I-I截取的器件。具體地講，圖2示出器件代表的主要部分，具體為該器件的角部。
該器件主要由矽基半導體構成。然而，該器件也可以由其它半導體材料構成。
如圖1所示，中心區域12包括半導體開關器件，並且周邊區域14設置在中心區域12的周圍。在這個器件中，開關器件由MOSFET形成。具體地講，該器件包括依次疊加的N+導電類型(即，N+)漏極層24、作為半導體層的例子的漂移層26、以及P導電類型(即，P)主體層28。這樣，該器件具有疊層結構。這種結構從中心區域12形成到周邊區域14。漏極層24連接到漏電極22。漂移層26包括在垂直方向即厚度方向上延伸的N柱和P柱。N柱和P柱在垂直於垂直方向的平面內重複地形成。該平面對應圖2。設置在周邊區域14中的一部分主體層28是resurf(減少-表面-電場)層。
每個N柱的寬度是不同的。具體地講，N柱分為三種類型的N柱。一種是中心區域12中的N柱25。另一種是設置在周邊區域14的第一部分中的N柱25a。周邊區域14的第一部分設置在周邊區域14的最內側和第七對N柱25a和P柱27a之間的範圍內。最後一種是設置在周邊區域14的第二部分中的N柱25b。周邊區域14的第二部分設置在第八對和第十對N柱25b和P柱27b之間的範圍內，從而周邊區域14的第二部分是除了第一部分以外的周邊區域14的剩餘部分。同樣，P柱也分為三種類型P柱。一種是中心區域12中的P柱27。另一種是設置在周邊區域14的第一部分中的p柱27a。最後一種是設置在周邊區域14的第二部分中的P柱27b。這裡，周邊區域14的第一部分是內周邊區域26a，其包括N柱25a和P柱27a。周邊區域14的第二部分是外周邊區域26b，其包括N柱25b和P柱27b。
圖2示出垂直於漂移層26的厚度方向的平面。中心區域12中的N柱25和P柱27基本上提供薄板，從而它們在平面於器件表面的一個方向上重複地設置。內周邊區域26a中的N柱25a和P柱27a以及外周邊區域26b中的N柱25b和P柱27b包圍中心區域12。相應地，內周邊區域26a和外周邊區域26b依次包圍中心區域12。
沿著垂直於器件厚度方向的重複方向交替形成中心區域12中的N柱25和P柱27。分別沿著重複方向交替形成內和外周邊區域26a、26b中的N柱25a、25b和P柱27a、27b。內和外周邊區域26a、26b的重複方向隨著位置而改變。因此，在某個位置，中心區域12的重複方向平行於內和外周邊區域26a、26b的重複方向。在其它位置，中心區域12的重複方向不平行於內和外周邊區域26a、26b的重複方向。然而，在垂直於器件的垂直方向(即，厚度方向)的平面內重複中心區域12中的N柱25和P柱27。此外，在垂直於器件的垂直方向的平面內重複內和外周邊區域26a、26B中的N柱25a、25b和P柱27a、27b。
下面詳細說明中心區域12。在中心區域12中的主體層28的表面上選擇性地形成具有N導電類型的源極區32和具有P導電類型的接觸區34。此外，在中心區域12中形成溝槽柵電極36。溝槽柵電極36穿過主體層28，主體層28將源區32和N柱25分開。用柵極絕緣膜38覆蓋溝槽柵電極36。在中心區域12中形成源電極42。源電極42在源極區32和接觸區34之間電連接。用絕緣膜39將源電極42和溝槽柵電極36電隔離。源電極42在絕緣膜44的一部分中延伸。絕緣膜44覆蓋周邊區域14的表面。源電極42從中心區域一側延伸到周邊區域一側。源電極42在內周邊區域26a中延伸，並且源電極42設置在絕緣膜44上。具體地講，形成內周邊區域26a使其超過其中設置源電極42的部分。
設置在中心區域12的最外周邊上的一部分接觸區34是外接觸區34a。中心區域12設置在外接觸區34a的內部，並且周邊區域14設置在外接觸區34a的外部。
圖3示出中心區域12、內周邊區域26a和外周邊區域26b中的多餘的P型雜質量。多餘的P型雜質量是通過從P柱27、27a、27b的雜質量減去N柱25、25a、25b的雜質量而獲得的。這裡，每個P柱27、27a、27b的寬度等於0.66μm。P柱27的寬度L12、P柱27a的寬度L22和P柱27b的寬度L32是相同的。另一方面，每個N柱25、25a、25b的寬度是不同的。因此，N柱25的寬度L11、N柱25a的寬度L21和N柱25b的寬度L31是不同的。具體地講，中心區域12中的N柱25的寬度L11是2.0μm。內周邊區域26a中的N柱25a的寬度L21是1.9μm。外周邊區域26b中的N柱25b的寬度L31是2.0μm。每個P柱27、27a、27b的雜質濃度是恆定的。每個N柱25、25a、25b的雜質濃度是恆定的。相應地，由柱25、25a、25b、27、27a和27b的寬度來控制每個柱25、25a、25b、27、27a和27b的雜質量。具體地講，由每個N柱25、25a、25b的寬度L11、L21、L31來控制雜質量。內周邊區域26a中的N柱25a的寬度L21比外周邊區域26b和中心區域12中的N柱寬度短5％。因此，與諸如外周邊區域26b和中心區域12等其它區域相比，內周邊區域26a中的P導電類型雜質的雜質量多了大約5％。這樣，如圖3所示，內周邊區域26a的多餘P型雜質量比外周邊區域26b和中心區域12中的雜質量多了大約5％。
這樣，中心區域12中的N柱25的雜質量基本上等於中心區域12中的P柱27的雜質量，從而使中心區域12中的電荷平衡。相應地，將中心區域12中的N柱25和P柱27之間的雜質量的差值112控制為零。同樣，外周邊區域26b中的N柱25b和P柱27b之間的雜質量的差值126b控制為零。然而，內周邊區域26a中的N柱25a的寬度L21比P柱27a的寬度L22窄，從而P柱27a的P導電類型雜質的雜質量相對地大於N柱25a的N導電類型雜質的雜質量。這樣，沒有將內周邊區域26a中的N柱25a和P柱27a之間的雜質量的差值126a控制為零。由此，外周邊區域26b中的雜質量的差值126b小於內周邊區域26a中的雜質量的差值126a。這裡，外周邊區域26b由三對N柱和P柱25b、27b構成，並且包括最外周邊對。內周邊區域26a由七對N柱和P柱25a、27a構成，並且包括最內周邊對。這樣，外周邊區域26b中的N柱和P柱25b、27b的最外周邊對的雜質量的差值126b小於內周邊區域26a中的一對N柱和P柱25a、27a的雜質量的差值126a。內周邊區域26a中的N柱和P柱25a、27a的最內周邊對的雜質量的差值126a大於中心區域12中的一對N柱和P柱25、27的雜質量的差值112。
儘管通過改變N柱25、25a、25b的寬度L11、L21、L31來控制每個柱25、25a、25b、27、27a、27b的雜質量，但是也可以在不改變柱的寬度的情況下通過改變雜質濃度來控制雜質量。
圖4示出中心區域12和周邊區域14的耐壓與柱25、25a、25b、27、27a、27b中的雜質濃度的偏差之間的關係。這裡，曲線61表示在內周邊區域26a中的N柱25a的寬度為1.9μm和外周邊區域26b中的N柱25b的寬度為2.0μm的情況下，周邊區域14的P柱27a、27b中的雜質濃度的偏差與周邊區域14的耐壓之間的關係。曲線62表示在內周邊區域26a中的N柱25a的寬度為1.9μm和外周邊區域26b中的N柱25b的寬度為1.9μm的情況下，周邊區域14的P柱27a、27b中的雜質濃度的偏差與周邊區域14的耐壓之間的關係。曲線63表示在內周邊區域26a中的N柱25a的寬度為2.0μm和外周邊區域26b中的N柱25b的寬度為2.0μm的情況下，周邊區域14的p柱27a、27b中的雜質濃度的偏差與周邊區域14的耐壓之間的關係。曲線64表示中心區域12的P柱27中的雜質濃度的偏差與中心區域12的耐壓之間的關係。曲線65表示中心區域12的N柱25中的雜質濃度的偏差與中心區域12的耐壓之間的關係。
這裡，雜質濃度的偏差是通過以下公式獲得的。
DC=(CC-CB)CB100]]>這裡，DC代表雜質濃度的偏差，CC代表雜質濃度的變化(即，偏差)，以及CB代表電荷平衡濃度。在N柱的寬度為2.0μm和P柱的寬度為0.66μm的情況下，當N柱25、25a、25b和P柱27、27a、27b之間的雜質量的差值變為零時，由每個柱25、25a、25b、27、27a、27b的雜質濃度來確定電荷平衡濃度CB。
關於圖4所示的曲線64、65，在中心區域12中，當N柱25和P柱27是電荷平衡時，即，當N柱25中的電荷與P柱27中的電荷平衡時，獲得最大耐壓。這裡，最大耐壓大約為250V。相應地，在這種情況下，即在電荷平衡的條件下(即，雜質濃度的偏差為零％)，N柱25和P柱27完全被耗盡。此外，曲線64、65是以最大耐壓為對稱中心的軸對稱。當正向或負向地改變雜質濃度時，耐壓稍微減小。具體地講，即使當雜質量改變±5％時，耐壓也可以等於或大於200V。相應地，在中心區域12中，即使雜質濃度有偏差，耐壓的減小也相對很小。
另一方面，關於曲線63，在周邊區域14中，當N柱和P柱是電荷平衡時，耐壓減小。在這種情況下，耐壓大約為170V。此外，當周邊區域14中的P柱27a、27b的雜質量比N柱25a、25b的雜質量大5％時，獲得最大耐壓。在這種情況下，最大耐壓大約為270V。這裡，當周邊區域14中的N柱25a、25b的雜質量比P柱27a、27b的雜質量小5％時，獲得最大耐壓270V。這是因為P柱的+5％大雜質量的條件與N柱的-5％小雜質量的條件相同。這樣，當中心區域12的N柱25的寬度和周邊區域14中的N柱25a、25b的寬度相等，並且P柱和N柱之間的電荷平衡時，減小了周邊區域14的耐壓。因此，減小了器件的總耐壓。
關於曲線62，當周邊區域14中的N柱25a、25b的寬度為1.9μm，並且P柱27a、27b和N柱25a、25b之間的電荷平衡時，周邊區域14中的P柱27a、27b的雜質量比N柱25a、25b的雜質量大5％。這是因為N柱25a、25b的寬度為1.9μm；因此，儘管P柱27a、27b的電荷與N柱25a、25b的電荷平衡，但是P柱27a、27b的雜質量變得大於N柱25a、25b的雜質量。在這種情況下，獲得了270V的周邊區域的最大耐壓。這樣，獲得中心區域12的最大耐壓的條件與獲得周邊區域14的最大耐壓的條件相一致。具體地講，將中心區域12中的N柱25的寬度設置為2.0μm，將周邊區域14中的N柱25a、25b的寬度設置為1.9μm，並且P柱27、27a、27b和N柱25、25a、25b是電荷平衡的。在這種情況下，獲得中心區域12的最大耐壓，此外，獲得周邊區域14的最大耐壓。這裡，中心區域12和周邊區域14中的每個P柱27、27a、27b的寬度為0.66μm。相應地，將器件的總耐壓優化為最大總耐壓。這樣，該器件具有高耐壓。
然而，如圖4中的曲線62所示，當偏離周邊區域14中的P柱27a、27b的雜質濃度+5％時，周邊區域14的耐壓迅速減小。當偏離雜質濃度+5％時，耐壓變為100V。當製造該器件時，雜質濃度可能偏離目標雜質濃度。在這種情況下，耐壓可能減小，從而不能獲得該器件的目標耐壓。這樣，減小了器件的產品生產率。
另一方面，如曲線61所示，即使當偏離周邊區域14中的P柱27a、27b的雜質濃度+5％或-5％時，周邊區域14的耐壓逐漸減小。這樣，即使當正向偏離或負向偏離周邊區域14中的P柱27a、27b的雜質濃度時，也限制了周邊區域14的耐壓的減小。具體地講，當偏離雜質濃度+5％或-5％時，周邊區域14的耐壓變為220V。此外，曲線62是以最大耐壓為對稱中心的軸對稱。這樣，曲線61與曲線64、65相似，從而曲線61中的耐壓隨著雜質濃度的偏差而產生的變化基本上與曲線64、65中的相同。這樣，即使當在該器件的製造工藝期間雜質濃度有偏差時，也可以限制耐壓的減小。由此，器件的總耐壓不會大大地減小。這樣，器件的產品生產率不會減小。具體地講，在這種情況下，將內周邊區域26a中的N柱25a的寬度設置為1.9μm，將外周邊區域26b中的N柱25b的寬度設置為2.0μm，並且將中心區域12中的N柱25的寬度設置為2.0μm。將中心區域12和周邊區域14中的每個P柱27、27a、27b的寬度設置為0.66μm。P柱27、27a、27b和N柱25、25a、25b是電荷平衡的。這樣，獲得中心區域12的最大耐壓的條件與獲得周邊區域14的最大耐壓的條件相一致。在這種情況下，即使產生器件的製造偏差，也不會大大減小耐壓。這樣，提高了器件的產品生產率。
圖5示出對應圖4中的曲線61的器件的周邊區域14的電位分布。圖6示出對應圖4中的曲線62的器件的周邊區域14的電位分布。
首先，如圖6所示，電場集中在周邊區域14中的最外周邊對170上。因此，在最外周邊對170上發生器件的擊穿。如圖4中的曲線62所示，當將周邊區域14中的每個N柱25a、25b的寬度設置為1.9μm時，周獲得邊區域14的最大耐壓的條件與獲得中心區域12的最大耐壓的條件相一致。然而，當雜質濃度稍微有偏差時，電場過度集中在最外周邊對170上。因此，在耗盡從中心區域12延伸到周邊區域14之前，在最外周邊對170上發生擊穿。相應地，即使當雜質濃度稍微有偏差時，周邊區域14的耐壓也迅速減小。
另一方面，在圖5中，設置在外周邊區域26b中的N柱25b的寬度形成為2.0μm。相應地，與內周邊區域26a中的P柱的雜質量相比，外周邊區域26b中的P柱的雜質量不多餘。因此，改變了最外周邊對上的電場集中度。這樣，在最外周邊對上發生擊穿之前，耗盡從中心區域12延伸到周邊區域14。這樣，即使當雜質濃度有偏差時，也可以限制耐壓的減小。
接下來，以下說明根據本實施例的器件的製造方法。具體地講，參照圖7至11說明形成漂移層26的方法。這裡，可以通過常規半導體工藝來形成器件的其它部分。
如圖7所示，製備外延襯底。外延襯底包括用於提供N柱25、25a、25b的N型外延層(25)和作為漂移層24的半導體層，其中所述漂移層24具有高雜質濃度的N+導電類型。N型外延層(25)形成在半導體層上。
接下來，如圖8所示，在N型外延層(25)上形成掩模層70。掩模層70具有多個開口，這些開口是通過光刻法而形成的。掩模層70包括具有不同開口距離的三個部分。在圖8中開口距離顯示為掩模層70的橫向寬度。掩模層70由集成單元形成，儘管掩模層70包括三個部分。掩模層70之一是對應中心區域12的中心掩模層71，從而中心掩模層71限定第一區域。另一掩模層70是對應內周邊區域26a的內周邊掩模層72，從而內周邊掩模層72限定第二區域。內周邊掩模層72包圍中心掩模層71。最後一個掩模層70是對應外周邊區域26b的外周邊掩模層73，從而外周邊掩模層73限定第三區域。外周邊掩模層73包圍中心掩模層71和內周邊掩模層72。
內周邊掩模層72具有多個開口，並且相鄰兩個開口之間的距離小於中心掩模層71的相鄰開口之間的距離。外周邊掩模層73具有多個開口，並且相鄰兩個開口之間的距離大於內周邊掩模層72的開口之間的距離。
接下來，如圖9所示，利用諸如RIE法等幹蝕刻法各向異性地蝕刻經過掩模層70的開口露出的一部分N型外延層(25)，從而形成溝槽。這樣，形成N柱25、25a、25b。適當地控制每個N柱25、25a、25b的寬度。每個N柱25、25a、25b被溝槽隔開。然後，除去掩模層70。
接下來，如圖10所示，通過掩埋外延生長法在溝槽中掩埋P柱27、27a、27b。這樣，形成具有N柱25、25a、25b和P住27、27a、27b的SJ結構。這裡，每個溝槽的寬度是相同的。因此，可以均勻地在每個溝槽中形成P柱27、27a、27b。這樣，適當地控制P柱和N柱之間的雜質量的差值並且還適當地控制P柱和N柱的總雜質量。由此，形成漂移層26。
接下來，對覆蓋器件表面的P型半導體層進行拋光，並且，如果需要的話，除去該半導體層。當P型半導體層用做主體區時，除去一部分P型半導體層，即，適當地控制P型半導體層的除去部分。
然後，可以通過常規半導體工藝形成其它部分，例如電極和半導體區域。這樣，就完成了具有漂移層26的器件。
第二實施例在圖12中示出了根據本發明第二實施例的具有SJ結構的半導體器件。
在水平方向上交替重複中心區域12中的N柱25和P柱27。在相同的水平方向上交替重複內和外周邊區域26a、26b中的N柱25a、25b和P柱27a、27b。周邊區域14包括三個部分，這三個部分由內和外周邊區域26a、26b和第三周邊區域26c構成。第三周邊區域26c包括N柱25c和P柱27c，形成所述N柱25c和P柱27c使其從中心區域12中的N柱25和P柱27延伸。這樣，第三周邊區域26c中的N柱25c的寬度等於中心區域12中的N柱25的寬度。此外，第三周邊區域26c中的P柱27c的寬度等於中心區域12中的P柱27的寬度。不能適當地控制第三周邊區域26c中的N柱25c和P柱27c的雜質量，從而與中心區域12相比，不改變第三周邊區域26c中的N柱25c和P柱27c之間的雜質量的差值。在這種情況下，可能減小第三周邊區域26c的耐壓。然而，當第三周邊區域26c的長度足夠長時，在不使用根據第一實施例的上述技術的情況下可以限制第三周邊區域26c的耐壓的減小。
這樣，內周邊區域26a中的N柱25a的寬度與外周邊區域26b中的不同。具體地講，只在水平方向上改變每個N柱25a、25b的寬度。
在減小了耐壓的區域中使用根據第一實施例的技術，從而限制器件的總耐壓的減小。在這種情況下，即使當雜質量有偏差時，也可以獲得足夠的器件耐壓。
可以通過使用具有多個開口的掩模來製造圖12所示的器件，這些開口在水平方向上排列成一條直線。
改型儘管圖1所示的器件包括作為resurf層的主體層，但是器件可以沒有resurf層。
儘管圖1中的器件包括十對N柱25、25a、25b和P柱27、27a、27b，但是N柱和P柱的對數可以是其它數量。
儘管以圖3所示的矩形形狀將內周邊區域26a中的多餘的雜質量從零變為預定值，但是也可以以階梯形狀改變內周邊區域26a中的多餘雜質量。
優選地，外周邊區域26b中的N柱25b和P柱27b的總雜質量等於或小於中心區域12中的N柱25和P柱27的總雜質量。這是因為通過減小外周邊區域26b中的雜質量來減輕外周邊區域26b處的電場集中。
儘管通過N柱25a的寬度控制N柱25a和P柱27a之間的雜質量的差值126a，但是也可以通過P柱27a的寬度來控制差值126a。此外，可以通過每個柱25a、27a的雜質濃度來控制差值126a。此外，可以通過每個柱的寬度和每個柱的雜質濃度的組合來控制差值126。
儘管該半導體器件是MOSFET(即，金屬氧化矽場效應電晶體)，但是該半導體器件也可以是其它器件，例如IGBT(即，絕緣柵雙極電晶體)、SIT(即，靜態感應電晶體)和SBT(即，肖特基勢壘二極體)。
儘管N柱25、25a、25b和P柱27、27a、27b具有矩形形狀，但是N和P柱也可以具有其它形狀，例如薄板形、四稜柱形、和六角柱形。此外，儘管交替排列N柱25、25a、25b和P柱27、27a、27b，但是第二柱也可以代替第一柱分散在第一區域中，第一區域在垂直於厚度方向的平面內延伸。這樣，該器件包括至少第一區域和第二區域、在一個方向上交替重複一對第一區域和第二區域。
這裡，美國專利No.6844592公開了周邊區域中的N柱和P柱的雜質量的差值是均勻的。相應地，圖1所示的器件與美國專利No.6844952不同，該器件具有分布在周邊區域中的N柱和P柱的雜質量的差值。差值的分布使得內周邊區域中的雜質量的差值是不同的，即，大於外周邊區域中的雜質量的差值。
具體地講，在美國專利No.6844952中所公開的器件中，當第一區域和第二區域的雜質量發生偏差時，器件的耐壓迅速減小。然而，在本發明中，即使當第一區域和第二區域的雜質量發生偏差時，器件的耐壓也不會迅速減小。
此外，在本發明中，內周邊區域和外周邊區域設置成依次包圍中心區域，從而耗盡層從中心區域向周邊區域均勻地延伸。此外，內周邊區域設置成從源電極突出，從而在周邊區域中徹底地進行耗盡。
儘管已經參照其優選實施例說明了本發明，但應該理解的是本發明不限於優選實施例和結構。本發明旨在覆蓋各種修改和等效設置。另外，儘管所述各種組合和結構是優選的，但其它組合和結構，包括更多的、更少的或只有一個元件，也都在本發明的精神和範圍內。
權利要求
1.一種半導體器件，包括中心區域(12)，其中設置半導體開關器件；包圍所述中心區域(12)的周邊區域(14、26a、26b)以及半導體層(26)，包括多對具有第一導電類型的第一區域(25、25a、25b)和具有第二導電類型的第二區域(27、27a、27b)，其中所述半導體層(26)從所述中心區域(12)設置到所述周邊區域(14、26a、26b)，所述第一和第二區域(25、25a、25b、27、27a、27b)在所述器件的厚度方向上延伸，所述第一和第二區域(25、25a、25b、27、27a、27b)在垂直於所述器件厚度方向的平面內交替排列，所述第一區域(25、25a、25b)包括第一雜質量，並且第二區域(27、27a、27b)包括第二雜質量，所述周邊區域(14、26a、26b)包括所述第一和第二區域(25b、27b)的最外周邊對(25b、27b)以及所述第一和第二區域(25a、27a)的最內周邊對(25a、27a)，緊臨所述中心區域(12)設置所述最內周邊對(25a、27a)，所述最外周邊對(25b、27b)設置在所述周邊區域(14、26a、26b)的最外側，所述最外周邊對(25b、27b)在所述第二區域(27b)的所述第二雜質量和所述第一區域(25b)的所述第一雜質量之間具有差值(126b)，該差值(126b)小於所述周邊區域(14、26a、26b)中的另一對(25a、27a)所述第一和第二區域(25a、27a)的所述第二雜質量和所述第一雜質量之間的最大差值(126a)，以及所述最內周邊對(25a、27a)在所述第二區域(27a)的所述第二雜質量和所述第一區域(25a)的所述第一雜質量之間具有差值(126a)，該差值(126a)大於所述中心區域(12)中的一對(25、27)所述第一和第二區域(25、27)的所述第二雜質量和所述第一雜質量之間的差值(112)。
2.根據權利要求1所述的器件，其中從所述最外周邊對(25b、27b)到所述最內周邊對(25a、27a)，所述周邊區域(14、26a、26b)中的一對(25a、25b、27a、27b)的所述第二雜質量和所述第一雜質量之間的所述差值(126a、126b)變大，以及所述中心區域(12)中的一對(25、27)的所述第二雜質量和所述第一雜質量之間的所述差值(112)小於所述最內周邊對(25a、27a)的所述第二雜質量和所述第一雜質量之間的所述差值(126a)。
3.根據權利要求1或2所述的器件，其中所述中心和周邊區域(12、14、26a、26b)中的每一個中的所述第一區域(25、25a、25b)在所述第一和第二區域(25、25a、25b、27、27a、27b)的重複方向上具有恆定寬度，所述中心和周邊區域(12、14、26a、26b)中的每一個中的所述第二區域(27、27a、27b)在所述第一和第二區域(25、25a、25b、27、27a、27b)的重複方向上具有恆定寬度，以及由所述第一區域(25、25a、25b)和所述第二區域(27、27a、27b)的雜質濃度中的至少一個來控制所述第二雜質量和所述第一雜質量之間的所述差值(112、126a、126b)。
4.根據權利要求1或2中任一項所述的器件，其中所述周邊區域(14、26a、26b)中的所述第一和第二區域(25b、27b)的最外周邊對(25b、27b)具有所述第一區域(25b)和所述第二區域(27b)的所述第一和第二雜質量的總和，以及所述最外周邊對(25b、27b)的總和小於所述周邊區域(14、26a、26b)的另一對(25a、27a)的總和。
5.根據權利要求1或2所述的器件，其中所述中心和周邊區域(12、14、26a、26b)中的每一個中的所述第一區域(25、25a、25b)具有恆定的雜質濃度，所述中心和周邊區域(12、14、26a、26b)中的每一個中的所述第二區域(27、27a、27b)具有恆定的雜質濃度，所述中心和周邊區域(12、14、26a、26b)中的每一個中的所述第二區域(27、27a、27b)在所述第一和第二區域(25、25a、25b、27、27a、27b)的重複方向上具有恆定寬度，以及由在所述中心和周邊區域(12、14、26a、26b)中的每一個的重複方向上的所述第一區域(25、25a、25b)的寬度來控制所述第二雜質量和所述第一雜質量之間的所述差值(112、126a、126b)。
6.根據權利要求5所述的器件，其中所述周邊區域(14、26a、26b)中的所述最外周邊對(25b、27b)的所述第一區域(25b)具有比所述周邊區域(14、26a、26b)的另一對(25a、27a)的所述第一區域(25a)的最小寬度大的寬度，以及所述周邊區域(14、26a、26b)中的所述最內周邊對(25a、27a)的所述第一區域(25a)具有比所述中心區域(12)的一對(25、27)的所述第一區域(25)的寬度小的寬度。
7.根據權利要求6所述的器件，其中所述周邊區域(14、26a、26b)中的所述最外周邊對(25b、27b)的所述第一區域(25b)具有比所述周邊區域(14、26a、26b)的另一對(25a、27a)的所述第一區域(25a)的寬度大的寬度，以及所述周邊區域(14、26a、26b)中的所述最內周邊對(25a、27a)的所述第一區域(25a)具有比所述中心區域(12)的一對(25、27)的所述第一區域(25)的寬度小的寬度。
8.一種半導體器件的製造方法，該器件包括具有第一區域(25、25a、25b)和第二區域(27、27a、27b)的半導體層(26)，其中所述第一區域(25、25a、25b)具有第一導電類型以及所述第二區域(27、27a、27b)具有第二導電類型，其中所述第一和第二區域(25、25a、25b、27、27a、27b)在所述器件的厚度方向上延伸，其中所述第一和第二區域(25、25a、25b、27、27a、27b)在垂直於該厚度方向的平面內交替重複，該方法包括以下步驟在具有所述第一導電類型的半導體晶片(25、25a、25b)上形成掩模(70)，其中該掩模(70)包括中心區域掩模(71)、內周邊區域掩模(72)和外周邊區域掩模(73)，其中所述中心區域掩模(71)具有多個開口，所述多個開口的每個的距離是恆定的，其中所述內周邊區域掩模(72)具有多個開口，所述多個開口的每個的距離小於所述中心區域掩模(71)的開口的距離，其中所述外周邊區域掩模(73)具有多個開口，所述多個開口的每個距離大於所述內周邊區域掩模(72)的開口的距離；利用各向異性蝕刻方法穿過所述掩模(70)的開口在半導體晶片(25、25a、25b)上形成多個溝槽；以及在每個溝槽中形成具有所述第二導電類型的半導體區域(27、27a、27b)。
9.根據權利要求8所述的方法，其中所述中心區域掩模(71)設置在所述半導體晶片(25、25a、25b)的中心部分上，所述內周邊區域掩模(72)包圍所述中心區域掩模(71)，以及所述外周邊區域掩模(73)包圍所述內周邊區域掩模(72)。
10.根據權利要求8或9所述的方法，其中在每個溝槽中的具有所述第二導電類型的所述半導體區域(27、27a、27b)提供所述第二區域(27、27a、27b)，以及在形成溝槽的步驟中將所述半導體晶片(25、25a、25b)分成多個部分，從而所述多個部分分別提供所述第一區域(25、25a、25b)。
全文摘要
一種半導體器件包括中心區域(12)；周邊區域(14，26a，26b)；和半導體層(26)，它包括多對具有第一雜質量的第一區域(25、25a、25b)和具有第二雜質量的第二區域(27、27a、27b)。第一和第二區域(25、25a、25b、27、27a、27b)在平面內交替排列。周邊區域(14、26a、26b)包括最外周邊對以及最內周邊對(25a、25b、27a、27b)。最外周邊對(25b、27b)在第二雜質量和第一雜質量之間具有差值(126b)，該差值(126b)小於周邊區域(14、26a、26b)中的最大差值(126a)。最內周邊對(25a、27a)在第二雜質量和第一雜質量之間具有差值(126a)，該差值(126a)大於中心區域(12)中的差值(112)。
文檔編號H01L21/336GK1744329SQ20051009942
公開日2006年3月8日 申請日期2005年8月31日 優先權日2004年8月31日
發明者山口仁, 牧野友厚, 服部佳晉, 岡田京子 申請人:株式會社電裝