分離柵極式存儲器、半導體器件及其製作方法

2023-05-26 19:19:16 3

分離柵極式存儲器、半導體器件及其製作方法
【專利摘要】一種分離柵極式存儲器、半導體器件及其製作方法。分離柵極式存儲器額外設置一擦除柵，並將控制柵與擦除柵分別置於浮柵兩側，採用上述結構時，擦除操作不再由控制柵進行，而是由擦除柵進行，因而控制柵所需加的電壓可以降低，如此可以減少溝道區的熱電子效應，進而可以避免熱電子效應引起的存儲器件退化；此外，由於控制柵所需加的電壓降低，因而控制柵下的柵氧化層可以變薄，控制柵及其下的柵氧化層的製作可以與外圍電路區邏輯電晶體的柵極及其下的柵氧化層的製作工藝兼容，在電路設計上也更有利於與邏輯電路的兼容。
【專利說明】分離柵極式存儲器、半導體器件及其製作方法

【技術領域】
[0001] 本發明涉及半導體製造【技術領域】，尤其涉及一種分離柵極式存儲器、半導體器件 及其製作方法。

【背景技術】
[0002] 隨機存儲器，例如DRAM與SRAM，在使用過程中存在掉電後所存儲的數據丟失的問 題。為了克服這個問題，人們已經設計並開發了多種非易失性存儲器。最近，基於浮柵概念 的快閃記憶體由於其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲器。非易 失性存儲器主要包括兩種基本的結構：堆疊柵極（stack gate)結構和分離柵極式（split gate)結構。堆疊柵極結構存儲器包括依序形成於襯底上的遂穿氧化物層、存儲電子的浮置 柵極多晶矽層、氧化物/氮化物/氧化物疊層和控制電子存儲和釋放的控制柵極多晶矽層。 分離柵極式結構存儲器，如圖1所示，也包括遂穿氧化物層11、存儲電子的浮置柵極多晶矽 層12、氧化物/氮化物/氧化物疊層13和控制柵極多晶矽層14,但與堆疊柵極結構存儲器 不同的是，控制柵極多晶矽層14分為兩部分，第一部分141位於浮置柵極多晶矽層12與氧 化物/氮化物/氧化物疊層13形成的堆疊結構的上方部分區域，第二部分142位於上述堆 疊結構的一側，遂穿氧化物層11位於控制柵極多晶矽層14與浮置柵極多晶矽層12之間。 為實現控制柵極多晶矽層14與襯底10、浮置柵極多晶矽層12與襯底10之間的隔絕，兩者 之間分別設置柵氧化層15、16。在存儲和擦寫性能上，分離柵極式結構存儲器避免堆疊柵極 結構存儲器的過度擦寫問題。
[0003] 在向分離柵極式快閃記憶體寫入和/或擦除數據時，通常使用相對於電源電壓 Vcc的高電壓源漏區形成熱載流子通道，電子載流子遂穿過隔絕浮柵與源漏區的氧化層注 入浮柵或從浮柵中抽出。
[0004] 然而，實際使用中發現，上述分離柵極式快閃記憶體存在一定問題。例如對於擦除 操作，一般使用的電壓大於7V，例如為12V，這容易造成溝道區的熱電子效應，使用一段時 間後，容易導致分離柵極式快閃記憶體可靠性降低，即存儲器出現性能退化。
[0005] 此外，通常，分離柵極式快閃記憶體為實現一定功能，周圍會存在外圍電路 (Periphery Circuit)，主要為邏輯電路，包括邏輯電晶體。如果將分離柵極式快閃記憶體 與邏輯電晶體都做在分立的集成晶片上，整個存儲器的運行速度會受到快閃記憶體和外圍 電路間的信號傳輸帶寬限制。目前，現有技術中出現了將邏輯電晶體嵌入分離柵極式快閃 存儲器的集成半導體器件。
[0006] 參照圖1所示，由於控制柵14 (具體為控制柵14的第二部分142)下的柵氧化層 15需較厚，這是因為，在擦除過程中，控制柵14施加高壓，柵氧化層15若不足夠厚，則會出 現從襯底10中拉電子進入控制柵14的問題。而外圍電路區的邏輯電晶體的柵氧化層較 薄，上述集成半導體器件在製作過程中，具有較厚柵氧化層15的分離柵極式快閃記憶體與 邏輯電晶體的製作工藝不兼容。
[0007] 有鑑於此，本發明提供一種新的分離柵極式存儲器、半導體器件及其製作方法，以 解決上述技術問題。


【發明內容】

[0008] 本發明解決的問題是提高存儲電晶體的性能可靠性，同時提高存儲電晶體與外圍 電路區邏輯電晶體的工藝兼容性。
[0009] 為解決上述問題，本發明的一方面提供一種分離柵極式存儲器，包括：
[0010] 形成有源區與漏區的半導體襯底；
[0011] 位於部分源區與部分溝道區上的第一柵氧化層，以及位於所述第一柵氧化層上的 浮柵；
[0012] 位於另外部分溝道區與部分漏區上的第二柵氧化層，以及位於所述第二柵氧化層 上的控制柵，所述第一柵氧化層以及浮柵的側壁與所述第二柵氧化層以及控制柵的側壁之 間具有絕緣層；
[0013] 位於所述源區的絕緣氧化層，以及位於所述絕緣氧化層上的擦除柵；
[0014] 以及位於所述擦除柵與所述浮柵之間的遂穿絕緣層。
[0015] 可選地，所述分離柵極式存儲器為一對，該兩個分離柵極式存儲器沿所述擦除柵 呈鏡面對稱。
[0016] 可選地，所述第二柵氧化層的厚度範圍為lnm?10nm。
[0017] 可選地，所述源區設置有導電插塞，用於對所述源區施加電壓。
[0018] 可選地，所述絕緣層的厚度範圍為20nm?lOOnm。
[0019] 本發明的另一方面提供一種半導體器件，包括：存儲單元區與外圍電路區，所述 外圍電路區具有邏輯電晶體，其中所述存儲單元區具有上述任一項所述的分離柵極式存儲 器。
[0020] 本發明的第三方面提供一種半導體器件的製作方法，包括：
[0021] 提供至少包括存儲單元區與外圍電路區的半導體襯底；
[0022] 在所述半導體襯底表面自下而上依次形成第一氧化層以及第一多晶矽層，在所述 第一多晶矽層上形成具有第一溝槽的硬掩膜層，第一溝槽及周圍部分區域的硬掩膜層位於 存儲單元區，另外部分區域的硬掩膜層位於外圍電路區；
[0023] 在所述第一溝槽的側壁形成第一側牆，以所述第一側牆為掩膜刻蝕所述第一多晶 矽層與至少部分厚度的第一氧化層形成第二溝槽；
[0024] 在所述第二溝槽底部的半導體襯底進行離子注入以形成存儲電晶體的源區；
[0025] 在所述第二溝槽的底部及側壁形成第二氧化層，在所述第二氧化層上形成第二多 晶矽層至填滿所述第二溝槽，所述第二溝槽內的第二多晶矽層形成擦除柵，所述第二溝槽 側壁的第二氧化層形成隧穿絕緣層，所述第二溝槽底部的第二氧化層和第一氧化層形成絕 緣氧化層；
[0026] 光刻刻蝕去除硬掩膜層及其下的第一多晶娃層與第一氧化層暴露出第一側牆、第 一多晶矽層以及第一氧化層的側壁以及半導體襯底表面，保留的第一側牆下的第一多晶矽 層與第一氧化層分別形成浮柵與第一柵氧化層；
[0027] 在暴露出的所述第一側牆、第一多晶矽層以及第一氧化層的側壁形成第二側牆；
[0028] 在所述暴露出的半導體襯底表面自下而上形成第三氧化層以及第三多晶矽層，光 刻刻蝕所述第三氧化層以及第三多晶矽層以在存儲單元區分別形成第二柵氧化層與控制 柵，在外圍電路區形成邏輯電晶體的柵氧化層與柵極；
[0029] 在第二柵氧化層與控制柵的側壁以及邏輯電晶體的柵氧化層與柵極的側壁形成 第三側牆，以所述第三側牆為掩膜進行離子注入，分別形成存儲電晶體的漏區以及邏輯晶 體管的源漏區。
[0030] 可選地，形成所述第二溝槽時，以第一側牆為掩膜刻蝕所述第一多晶矽層與全部 厚度的第一氧化層，所述第二溝槽的底部及側壁形成第二氧化層後，第二溝槽底部的第二 氧化層形成絕緣氧化層。
[0031] 可選地，所述製作方法還包括：在所述存儲電晶體的漏區以及邏輯電晶體的源漏 區形成層間介質層，所述層間介質層還形成在存儲電晶體的部分源區表面，在所述在存儲 電晶體的源區表面上的層間介質層內形成連接所述源區的導電插塞。
[0032] 可選地，所述第二側牆採用化學氣相沉積法形成，厚度範圍為20nm?100nm。
[0033] 與現有技術相比，本發明的技術方案具有以下優點：額外設置一擦除柵，並將控制 柵與擦除柵分別置於浮柵兩側，採用上述結構時，擦除操作不再由控制柵進行，而是由擦除 柵進行，因而控制柵所需加的電壓可以降低，如此可以避免溝道區的熱電子效應，進而避免 該熱電子效應導致的存儲器性能退化；此外，由於控制柵所需加的電壓降低，因而控制柵下 的柵氧化層可以變薄，控制柵及其下的柵氧化層的製作可以與外圍電路區邏輯電晶體的柵 極及其下的柵氧化層的製作工藝兼容；其三，在電路設計上也更有利於與邏輯電路的兼容。

【專利附圖】

【附圖說明】
[0034] 圖1是現有技術中的分離柵極式存儲器的剖面結構示意圖；
[0035] 圖2是本發明實施例中的分離柵極式存儲器的剖面結構示意圖；
[0036] 圖3至圖9是本發明一實施例中的半導體器件在製作過程中不同階段的剖面結構 示意圖；
[0037] 圖10至圖11是本發明另一實施例的半導體器件在不同製作階段的剖面結構示意 圖。

【具體實施方式】
[0038] 如【背景技術】中所述，現有的分離柵極式電晶體在擦除操作過程中需在控制柵上施 加高電壓，這會引起溝道區的熱電子效應，導致使用一段時間後，分離柵極式電晶體的性能 不可靠，此外，該控制柵所加的高電壓會導致其下的柵氧化層需較厚，而外圍電路區的邏輯 電晶體的柵氧化層較薄，上述集成半導體器件在製作過程中，具有較厚柵氧化層的分離柵 極式快閃記憶體與邏輯電晶體的製作工藝不兼容。針對上述問題，本發明提供一種分離柵 極式存儲器，額外設置一擦除柵，並將控制柵與擦除柵分別置於浮柵兩側，採用上述結構 時，擦除操作不再由控制柵進行，而是由擦除柵進行，因而控制柵所需加的電壓可以降低， 如此可以避免溝道區的熱電子效應，進而避免該熱電子效應導致的存儲器性能退化；此外， 由於控制柵所需加的電壓降低，因而控制柵下的柵氧化層可以變薄，控制柵及其下的柵氧 化層的製作可以與外圍電路區邏輯電晶體的柵極及其下的柵氧化層的製作工藝兼容。
[0039] 為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明 的具體實施例做詳細的說明。
[0040] 圖2所示為本發明一實施例提供的分離柵極式存儲器，該存儲器包括：
[0041] 形成有源區201與漏區202的半導體襯底20,源區201與漏區202之間為溝道區 203 ；
[0042] 位於部分源區201與部分溝道區203上的第一柵氧化層41，以及位於第一柵氧化 層41上的浮柵42 ;
[0043] 位於另外部分溝道區203與部分漏區202上的第二柵氧化層43,以及位於第二柵 氧化層43上的控制柵44,第一柵氧化層41以及浮柵42的側壁與第二柵氧化層43以及控 制柵44的側壁之間具有絕緣層45 ;
[0044] 位於源區201的絕緣氧化層46,以及位於絕緣氧化層46上的擦除柵47 ;
[0045] 以及位於擦除柵47與浮柵42之間的遂穿絕緣層48。
[0046] 分離柵極式存儲器例如為P型存儲器，即源區201與漏區202注入的離子為N型 離子，例如磷等。上述分離柵極式存儲器的工作過程如下：
[0047] 讀取操作：源區201與半導體襯底20接地，在控制柵44上施加1. 2V，溝道區203 的B段打開，此時，若浮柵42中存有電子，則溝道區203的A段關閉，溝道區203整體關閉， 在漏區202施加0. 8V時，溝道區203幾乎無電流，此時即可獲知浮柵42中存有電子；若浮 柵42中無電子，則溝道區203的A段打開，溝道區203整體打開，在漏區202施加0. 8V時， 溝道區203形成有電流，此時即可獲知浮柵42中未存電子。
[0048] 寫入操作：半導體襯底20接地，控制柵44施加1. IV，溝道區203的B段打開，源 區201施加9V，漏區202施加0. 5V，溝道區203中，電子從漏區202流入源區201，流動過程 中，部分電子躍遷入浮柵42中被保存。
[0049] 擦除操作：源區201、漏區202與半導體襯底20接地，擦除柵47施加7V，擦除柵47 與浮柵42之間具有一定壓差，浮柵42中電子被拉入擦除柵47中。
[0050] 對於上述的分離柵極式存儲器，在讀取操作中，控制柵44上施加的電壓範圍為 1.0V?1.8V。寫入操作中，控制柵44上施加的電壓範圍為1.0V?1.8V。擦除操作中，擦 除柵47施加的電壓範圍為7V?9V。需要說明的是，通過調整控制柵44下的第二柵氧化層 43的厚度，可以調節溝道區B段所需的開啟電壓與外圍電路區的邏輯電晶體的電壓一致， 從而在電路設計上該分離柵極式存儲器也更有利於與邏輯電路兼容。溝道區B段的開啟電 壓即在讀寫操作時，控制柵44上所施加的電壓。
[0051] 一個實施例中，例如對於溝道區B段所需的開啟電壓為1. 0V?1. 8V，控制柵44下 的第二柵氧化層43的厚度範圍為lnm?10nm。
[0052] 控制柵44、擦除柵47的電壓施加可以通過金屬互連結構實現，為降低接觸電阻， 控制柵44、擦除柵47的上表面形成有金屬矽化物（未圖示）。對源區201的電壓施加可以 通過與源區201接觸的導電插塞或該導電插塞連接的金屬互連結構實現。
[0053] 可以理解的是，由於擦除過程不再由控制柵44控制，而讀寫過程中控制柵44不需 加高壓，因而分離柵極式存儲器的讀寫以及擦除過程控制柵44都不需施加高壓，這可以降 低溝道區的熱電子效應，提高分離柵極式存儲器的可靠性。此外，控制柵44不需施加高壓 會使得其下的柵氧化層（具體為第二柵氧化層43)不需太厚，一個實施例中，上述厚度範圍 為 lnm ?10nm。
[0054] 基於上述的分離柵極式存儲器，本發明一實施例還提供了一種半導體器件及其制 作方法。
[0055] 以下首先介紹製作方法。
[0056] 具體地，首先參照圖3所示，提供至少包括存儲單元區I與外圍電路區II的半導 體襯底20。
[0057] 半導體襯底20的材質例如為矽、鍺、絕緣體上矽（SOI)等，存儲單元區I用於形成 分離柵極式存儲器，外圍電路區II用於形成邏輯電晶體。
[0058] 仍參照圖3所示，在半導體襯底20表面自下而上依次形成第一氧化層21以及第 一多晶娃層22,在第一多晶娃層22上形成具有第一溝槽231的硬掩膜層23,第一溝槽231 及周圍部分區域的硬掩膜層23位於存儲單元區I，另外部分區域的硬掩膜層23位於外圍 電路區II。
[0059] 第一多晶矽層22用於形成分離柵極式存儲器的浮柵42 (參見圖8所示），相應地， 第一氧化層21用於形成隔絕浮柵42與半導體襯底10的第一柵氧化層41 (參見圖8所示）。 第一氧化層21的材質例如為氧化矽，也可以為現有的柵氧化層材質。硬掩膜層23的材質 例如為氮化矽，也可以為現有的硬掩膜層材質。形成第一溝槽231的方法為光刻、刻蝕法。
[0060] 之後，繼續參照圖3所示，在第一溝槽231的側壁形成第一側牆24,以第一側牆24 為掩膜刻蝕第一多晶娃層22與第一氧化層21形成圖4所不的第二溝槽232。
[0061] 上述刻蝕採用幹法刻蝕，刻蝕氣體例如為CF4。
[0062] 第一側牆24的材質例如為氧化娃，其形成方法為回蝕（Etch Back)，即無掩膜板 刻蝕。
[0063] 參照圖5所示，對第二溝槽232底部的半導體襯底20進行離子注入以形成存儲晶 體管的源區201。
[0064] 本實施例中，形成的分離柵極式存儲電晶體為P型存儲電晶體，因而注入的離子 為N型離子，例如磷等，注入劑量及深度參照現有的PM0S電晶體的注入劑量及深度。
[0065] 接著，參照圖6所示，在第二溝槽232底部及側壁形成第二氧化層25,在第二氧化 層25上形成第二多晶矽層26至填滿該第二溝槽232,該第二溝槽232內的第二多晶矽層 26形成擦除柵47 (參照圖7所示），第二溝槽232側壁的第二氧化層25形成隧穿絕緣層 48 (參照圖7所示），第二溝槽底部232的第二氧化層25形成絕緣氧化層46 (參照圖7所 示）。
[0066] 在具體實施過程中，採用物理氣相沉積或化學氣相沉積在第二溝槽232外的硬掩 膜層23、第二溝槽232側壁以及底部依次沉積第二氧化層25、第二多晶矽層26。第二氧化 層25較薄，後續沉積的第二多晶矽層26較厚以用來填滿第二溝槽232,之後，化學機械研磨 去除第二溝槽232外的第二氧化層25、第二多晶矽層26至硬掩膜層23表面暴露出來。 [0067] 之後，參照圖6與圖7所示，光刻刻蝕去除硬掩膜層23及其下的第一多晶矽層22 與第一氧化層21暴露出第一側牆24、第一多晶矽層22以及第一氧化層21的側壁以及半導 體襯底20表面，保留的第一側牆24下的第一多晶矽層22與第一氧化層21分別形成浮柵 42 (參照圖8所示）與第一柵氧化層41。
[0068] 仍參照圖7所不，在暴露出的所述第一側牆24、第一多晶娃層22以及第一氧化層 21的側壁形成第二側牆27。
[0069] 第二側牆27可以通過在擦除柵47、露出的所述第一側牆24、第一多晶矽層22以 及第一氧化層21的側壁以及半導體襯底20表面沉積一層氮化矽或氧化矽，優選採用化學 氣相沉積法，厚度範圍為20nm?lOOnm，後通過回蝕方法形成。
[0070] 繼續參照圖7所示，在暴露出的半導體襯底20表面自下而上形成第三氧化層28 以及第三多晶矽層29,光刻刻蝕第三氧化層28以及第三多晶矽層29,參照圖8所示，以在 存儲單元區I分別形成第二柵氧化層43與控制柵44,在外圍電路區II形成邏輯電晶體的 柵氧化層50與柵極51。
[0071] 參見圖7與圖8所示，第二側牆27用於形成隔絕浮柵42與控制柵44的絕緣層 45。
[0072] 參照圖9所示，在第二柵氧化層43與控制柵44的側壁以及邏輯電晶體的柵氧化 層50與柵極51的側壁形成第三側牆30,以第三側牆30為掩膜進行離子注入，分別形成存 儲電晶體的漏區202以及邏輯電晶體的源區204與漏區205。
[0073] 為在源區201形成導電插塞，上述製作方法還包括：在存儲電晶體的漏區202以及 邏輯電晶體的源漏區204、205形成層間介質層（未圖示），該層間介質層還形成在存儲晶體 管的部分源區201表面，在存儲電晶體的源區201表面上的層間介質層內形成連接該源區 201的導電插塞（未圖示）。
[0074] 可以看出，上述製作方法中，形成了一對分離柵極式存儲器，該兩個分離柵極式存 儲器沿擦除柵47呈鏡面對稱。
[0075] 基於上述製作方法，本發明還提供了一種半導體器件，如圖9所示，包括：存儲單 元區I與外圍電路區II，存儲單元區I具有上述的分離柵極式存儲器，外圍電路區II具有 邏輯電晶體。
[0076] 圖10至圖11所示為本發明另一實施例提供的半導體器件在不同製作階段的剖面 結構示意圖。參照圖10所示，與圖4中的實施例的區別在於，形成第二溝槽232時，第一氧 化層21並未全部去除，保留了部分厚度。在形成源區201過程中，保留的第一氧化層21能 避免注入離子對半導體襯底20表面造成的損傷。相應地，參照圖11所示，所形成的半導體 器件中，絕緣氧化層46不僅包括第二溝槽232底部的第二氧化層25,還包括第二溝槽232 底部的第一氧化層21。
[0077] 雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本 發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所 限定的範圍為準。
【權利要求】
1. 一種分離柵極式存儲器，其特徵在於，包括： 形成有源區與漏區的半導體襯底； 位於部分源區與部分溝道區上的第一柵氧化層，以及位於所述第一柵氧化層上的浮 柵； 位於另外部分溝道區與部分漏區上的第二柵氧化層，以及位於所述第二柵氧化層上的 控制柵，所述第一柵氧化層以及浮柵的側壁與所述第二柵氧化層以及控制柵的側壁之間具 有絕緣層； 位於所述源區的絕緣氧化層，以及位於所述絕緣氧化層上的擦除柵； 以及所述位於所述擦除柵與所述浮柵之間的遂穿絕緣層。
2. 根據權利要求1所述的分離柵極式存儲器，其特徵在於，所述分離柵極式存儲器為 一對，該兩個分離柵極式存儲器沿所述擦除柵呈鏡面對稱。
3. 根據權利要求1所述的分離柵極式存儲器，其特徵在於，所述第二柵氧化層的厚度 範圍為lnm?10nm。
4. 根據權利要求1所述的分離柵極式存儲器，其特徵在於，所述源區設置有導電插塞， 用於對所述源區施加電壓。
5. 根據權利要求1所述的分離柵極式存儲器，其特徵在於，所述絕緣層的厚度範圍為 20nm ?lOOnm。
6. -種半導體器件，包括：存儲單元區與外圍電路區，所述外圍電路區具有邏輯晶體 管，其特徵在於，所述存儲單元區具有權利要求1至5中任一項所述的分離柵極式存儲器。
7. -種半導體器件的製作方法，其特徵在於，包括： 提供至少包括存儲單元區與外圍電路區的半導體襯底； 在所述半導體襯底表面自下而上依次形成第一氧化層以及第一多晶矽層，在所述第一 多晶矽層上形成具有第一溝槽的硬掩膜層，第一溝槽及周圍部分區域的硬掩膜層位於存儲 單元區，另外部分區域的硬掩膜層位於外圍電路區； 在所述第一溝槽的側壁形成第一側牆，以所述第一側牆為掩膜刻蝕所述第一多晶矽層 與至少部分厚度的第一氧化層形成第二溝槽； 對所述第二溝槽底部的半導體襯底進行離子注入以形成存儲電晶體的源區； 在所述第二溝槽的底部及側壁形成第二氧化層，在所述第二氧化層上形成第二多晶矽 層至填滿所述第二溝槽，所述第二溝槽內的第二多晶矽層形成擦除柵，所述第二溝槽側壁 的第二氧化層形成隧穿絕緣層，所述第二溝槽底部的第二氧化層和第一氧化層形成絕緣氧 化層； 光刻刻蝕去除硬掩膜層及其下的第一多晶矽層與第一氧化層暴露出第一側牆、第一多 晶矽層以及第一氧化層的側壁以及半導體襯底表面，保留的第一側牆下的第一多晶矽層與 第一氧化層分別形成浮柵與第一柵氧化層； 在暴露出的所述第一側牆、第一多晶矽層以及第一氧化層的側壁形成第二側牆； 在所述暴露出的半導體襯底表面自下而上形成第三氧化層以及第三多晶矽層，光刻刻 蝕所述第三氧化層以及第三多晶矽層以在存儲單元區分別形成第二柵氧化層與控制柵，在 外圍電路區形成邏輯電晶體的柵氧化層與柵極； 在第二柵氧化層與控制柵的側壁以及邏輯電晶體的柵氧化層與柵極的側壁形成第三 側牆，以所述第三側牆為掩膜進行離子注入，分別形成存儲電晶體的漏區以及邏輯電晶體 的源漏區。
8. 根據權利要求7所述的製作方法，其特徵在於，形成所述第二溝槽時，以第一側牆為 掩膜刻蝕所述第一多晶矽層與全部厚度的第一氧化層，所述第二溝槽的底部及側壁形成第 二氧化層後，第二溝槽底部的第二氧化層形成絕緣氧化層。
9. 根據權利要求7所述的製作方法，其特徵在於，還包括：在所述存儲電晶體的漏區以 及邏輯電晶體的源漏區形成層間介質層，所述層間介質層還形成在存儲電晶體的部分源區 表面，在所述在存儲電晶體的源區表面上的層間介質層內形成連接所述源區的導電插塞。
10. 根據權利要求7所述的製作方法，其特徵在於，所述第二側牆採用化學氣相沉積法 形成，厚度範圍為20nm?100nm。
【文檔編號】H01L27/105GK104091803SQ201410356810
【公開日】2014年10月8日 申請日期:2014年7月24日 優先權日:2014年7月24日
【發明者】張凌越 申請人:上海華虹宏力半導體製造有限公司