垂直溝道電晶體以及包括垂直溝道電晶體的存儲器件的製作方法

2023-05-26 13:36:56 3

專利名稱：垂直溝道電晶體以及包括垂直溝道電晶體的存儲器件的製作方法
技術領域：
本發明 一般涉及一種半導體器件，本發明尤其是涉及一種垂直溝道晶體 管和包括垂直溝道電晶體的半導體存儲器件。
背景技術：
圖1是常規CMOS器件的PMOS和NMOS平面溝道電晶體的示意性截 面圖。如圖所示，NMOS平面溝道電晶體通常由在p型襯底100的表面中形. 成的n+型源/漏區101和103限定，且n+型多晶矽柵極104位於NMOS平 面溝道電晶體的p溝道區102上方。PMOS平面溝道電晶體通常由在p型襯 底100的n型阱100，的表面中形成的p+型源/漏區111和113限定。n+型 多晶矽柵極114位於PMOS平面溝道電晶體的n溝道區112上方。圖2是通常圖解NMOS和PMOS平面溝道電晶體的閾值電壓Vth和溝 道區雜質濃度之間關係的圖線。如本領域的技術人員所周知，NMOS和 PMOS平面溝道電晶體的閾值電壓(Vth)可分別通過精細控制溝道區202 和212中的雜質濃度來設計(圖1 )。在一般的CMOS操作中，NMOS晶體 管的閾值電壓Vth為正，而PMOS電晶體的閾值電壓Vth為負。因此，為了 實現CMOS器件操作，在NMOS平面電晶體中通常需要精細溝道注入工藝， 以將閾值電壓Vth從負變成正(見圖2)。在此將圖1的PMOS和NMOS電晶體稱作"平面溝道"電晶體，這是 由於溝道區202和212沿著襯底101的平面(或水平)表面區延伸。然而， 新近，在努力增加器件集成度中，"垂直溝道"電晶體已經得到發展，其中 其溝道區相對於水平襯底表面垂直延伸。圖3A是具有NMOS和PMOS垂直溝道電晶體的常規器件的示意性截 面圖，而圖3B是其透視圖。在圖3A和3B中，相同元件用相同參考數字表 示。參考圖3A和3B,NMOS垂直溝道電晶體包括形成在p型襯底300上的 p型垂直溝道區302，形成在p型襯底300表面中並且圍繞p型垂直溝道區 302的第一 n+型源/漏層301,形成在p型垂直溝道區302上方的第二 n+型 源/漏層303。 NMOS垂直溝道電晶體還包括圍繞p型垂直溝道層302的n+ 型多晶矽柵極304。儘管未示出，但是，將柵極電介質插設在n+型多晶矽柵 極304和p型垂直溝道層302之間。PMOS垂直溝道電晶體包括形成在p型襯底300中n阱上的n型垂直溝 道層312,形成在n阱300，的表面中並且圍繞n型垂直溝道層312的第一p十 型源/漏層311，形成在n型垂直溝道層312上方的第二 p+型源/漏層313。 PMOS垂直溝道電晶體還包括n+型多晶矽柵極314，其圍繞n型垂直溝道層 312。而且，柵極電介質(未示出)插設在n+型多晶矽柵極314和n型垂直 溝道層312之間。通常，垂直溝道302和312由柱狀結構限定，該柱狀結構通常具有圓形 水平截面，且多晶矽柵極304和314是圓柱狀且完全地圍繞各自的垂直溝道 302和312。而且，第一源/漏層301和311以及第二類型源/漏層303和 313通常由盤狀結構限定，該盤狀結構通常也具有圓形水平截面。在圖3A 和3B的實例中，多晶矽柵極304和314的外直徑基本上與第一源/漏層301 和311的外直徑相符，且垂直溝道302和312的外直徑基本上與第二類型源 /漏層303和313的外直徑相符。垂直溝道電晶體的一個缺點在於難以精確且可靠地將雜質注入到p型和 n型垂直溝道層302和312的柱狀結構中。尤其關於NMOS垂直溝道電晶體 存在問題。即，如之前結合圖2所說明的，通常都必須執行溝道注入工藝， 從而對於NMOS器件建立正閾值電壓Vth。然而，在p型垂直溝道302中注 入離子的任何嘗試都可能導致不均勻的離子密度分布，其會導致閾值電壓 Vth上的預期變化。由於p型垂直溝道302的柱直徑減小以增強器件集成度， 該問題更加突出。因此，常規NMOS垂直溝道電晶體通常在負閾值電壓Vth(例如，-0.4V) 下操作。因此，必須以能夠產生負電壓以截止NMOS垂直溝道電晶體的特 定控制組塊構造相應的器件。此外，使用常規NMOS垂直溝道電晶體難以 實現CMOS操作模式，這是由於CMOS操作模式通常對於NMOS電晶體都 需要正的閾值電壓。

發明內容
根據本發明的一個方面，提供了一種半導體器件，其包括NMOS垂直 溝道電晶體和PMOS垂直溝道電晶體，其中NMOS垂直溝道電晶體位於襯 底上並包括圍繞垂直p溝道區的p+多晶矽柵極，而PMOS垂直溝道電晶體 位於襯底上並包括圍繞垂直n溝道區的n+多晶矽柵極。根據本發明的另一方面，提供了一種半導體存儲器件，其包括具有存儲 核心區域和外圍電路區域的襯底，以及位於襯底存儲核心區域中的NMOS 垂直溝道電晶體和PMOS垂直溝道電晶體。NMOS垂直溝道電晶體包括圍 繞垂直p溝道區的p+多晶矽柵極。根據本發明的又一方面，提供了一種半導體存儲器件，其包括連接在位 線和相應的多條字線之間的多個存儲單元，其中多個存儲單元中的每一個都 包括NMOS垂直溝道選擇電晶體。該半導體存儲器件還包括讀出放大器 (sense amplifier),其連接到位線並包括多個NMOS垂直溝道電晶體和多個 PMOS垂直溝道電晶體，其中多個NMOS垂直溝道電晶體中的每一個都包 括圍繞垂直p溝道區的p+多晶矽柵極，而多個PMOS垂直溝道電晶體中的 每一個都包括圍繞垂直n溝道區的n+多晶矽柵極。根據本發明再另一方面，提供了一種半導體存儲器件，其包括在半導體 襯底上可操作地連接到行解碼器和列解碼器的存儲核心。該存儲核心包括設 置成行和列的多個存儲單元陣列，位於各相鄰存儲單元陣列之間的列中的多 個字線驅動器，以及在各相鄰存儲單元陣列之間的行中的多個讀出放大器。 每個存儲單元陣列都包括多個NMOS垂直溝道選擇電晶體，且字線驅動器 和讀出放大器中的每一個都包括多個PMOS垂直溝道電晶體和多個NMOS 垂直溝道電晶體。多個NMOS垂直溝道電晶體中的至少一個包括p+多晶矽 柵極，其圍繞垂直p溝道區，而多個PMOS垂直溝道電晶體中的至少一個包 括n+多晶矽柵極，其圍繞垂直n溝道區。


參考附圖，根據以下的詳細描述，本發明的上述和其它方面和特徵將變 得非常明顯，其中圖1是常規平面溝道電晶體器件的截面圖；圖2是示出常規平面溝道電晶體器件中閾值電壓和溝道雜質密度之間關 系的圖線；
圖3A是常規垂直溝道電晶體器件的截面圖； 圖3B是常規垂直溝道晶體器件的透視圖； 圖4是根據本發明實施例的垂直溝道電晶體器件的截面圖； 圖5A、 5B、 5C和5D是具有根據本發明各實施例垂直溝道電晶體的存 儲器件的截面圖；圖6示出了具有根據本發明實施例的垂直溝道電晶體的存儲器件的布置圖；圖7和8是根據本發明實施例的存儲單元和讀出放大器的電路圖； 圖9是根據本發明實施例的字線驅動控制電路的電路圖；和 圖10是根據本發明實施例的字線驅動器的電路圖。
具體實施方式
以下參考附圖更加全面的描述本發明，附圖中示出了本發明的示範性實 施例。然而，本發明可體現為多種不同形式，且不應解^f^成限於在此列出的 實例。在圖中，為了清楚起見，放大和/或簡化了層和區域的尺寸和相對尺 寸。而且，應該理解的是，當將元件或層稱作"在……上"、"連接到"或者 "耦合到"另一元件或層時，其能直接在其上、連接或耦合到另一元件或層， 或者可以存在插入元件或層。現在將藉助於優選、但非限制性的本發明實施例描述本發明。圖4是根據本發明實施例的半導體器件的截面示意圖。如圖所示，該實 例的半導體器件包括NMOS垂直溝道電晶體和PMOS垂直溝道電晶體。參考圖4, NMOS垂直溝道電晶體包括形成在p型襯底400上的p型垂 直溝道層402，形成在p型襯底400的表面中並且圍繞p型垂直溝道層402 的第一 n+型源/漏層401,形成在p型垂直溝道層402上方的第二 n+型源 /漏極層403。 NMOS垂直電晶體還包括p+型多晶矽柵極404,其圍繞p型 垂直溝道層402。儘管未示出，但是，柵極電介質可插設在p+型多晶矽柵極 404和p型垂直溝道層402之間。PMOS垂直溝道電晶體包括n型垂直溝道層412,第一 p+型源/漏極層 411和第二p+型源/漏極層413。 PMOS垂直電晶體還包括n+型多晶矽柵極 414，其圍繞n型垂直溝道層412。而且，柵極電介質(未示出)可插設在 n+型多晶矽柵極414和n型垂直溝道層412之間。 垂直溝道402和412可通過柱狀結構限定，該柱狀結構通常具有圓形的 水平截面，且多晶矽柵極404和414可以為柱狀。而且，第一類型源/漏極 層401和411以及第二類型源/漏極層403和413可以通過盤狀結構限定， 該盤狀結構通常也具有圓形的水平截面。在圖4的實例中，多晶矽柵極404 和414的外部直徑基本上分別與第一類型源/漏極層401和411的外部直徑 相符。另外，在該實例中，垂直溝道402和412的外部直徑基本上分別與第 二類型源/漏極層403和413的外部直徑相符。圖4中實施例的半導體器件與前面圖3描述的常規器件不同，區別在於， NMOS多晶矽柵極404由p+型多晶矽(而不是常規的n+型多晶矽)形成。 如下面所說明的，這使得NMOS電晶體具有正的閾值電壓Vth,而不需要p 型溝道402的溝道注入。電晶體的閾值電壓Vth通常根據以下的公式1確定Vth =小ms- ( Qox/Cox) - ( Qd/Cox) + 2cpF...…(1 )其中》ms表示在柵極材料和溝道體材料之間的功函數差值，C。x表示每 單位面積柵極氧化物材料的電容，Q。x表示柵極氧化物材料的電荷，Qd表示 半導體耗盡區的電荷，而,表示半導體表面的電勢。在如圖3A的常規器件中，在n+型多晶矽柵極304和p型溝道302之間 的功函數差值4)ms為負，且因此，該分量起到降低閾值電壓Vth的作用。例 如，常規垂直溝道NMOS電晶體器件中(Km可接近-0.6V。相反，在圖4實 例的垂直溝道NMOS器件中，p+型多晶矽柵極404和p型溝道402之間的 功函數差值4)ms為正，且因此該分量導致閾值電壓Vth的淨增加。例如，在 圖4的實施例中，4)ms可接近+ 0.4V。因此，採用前述實例，通過本發明的 實施例實現了 + l.OV的閾值電壓Vth增加。例如，如果圖3A的垂直溝道電晶體的閾值電壓為約-0.4V,則假設所有 其他條件相同的話，圖4的垂直溝道電晶體的閾值電壓為約+0.6V。由此實 現了正的閾值電壓Vth,而不需實施困難的溝道注入工藝。NMOS垂直溝道電晶體的正閾值電壓的存在提供了顯著的優點，避免了 對能產生負電壓以截止NMOS垂直溝道電晶體的特殊控制組塊的需要。在 圖4的NMOS和PMOS垂直溝道電晶體要以CMOS操作模式操作的情況下， 這尤其有利。現在將參考圖5A至5D的截面示意圖描述半導體存儲器件的示範性實
施例。需要注意的是，所有這些圖，相同的元件由相同的參考數字表示。圖5A是根據本發明實施例的半導體存儲器件的截面示意圖。該實例的 半導體存儲器件分成存儲核心區域AA和外圍電路區域AB。而且，存儲核 心區域AA分成存儲單元區AC和存儲單元控制電路區AD。存儲單元控制 電路區AD例如包括讀出放大(S/A)電路和字線驅動(WD )電路(未示出)。參考圖5A的實例，存儲單元區AC包括垂直溝道選擇電晶體NMOS1, 其與前面結合圖3A討論的NMOS垂直溝道電晶體相似。即，圖5A的垂直 溝道選擇電晶體NMOSl包括p型垂直溝道層102、第一n+型源/漏極層101 和第二 n+型源/漏極層103。垂直溝道選擇電晶體NM0S1還包括n+型多晶 矽柵極104，其圍繞p型垂直溝道層102。儘管未示出，但是4冊極電介質可 插設在n+型多晶矽柵極104和p型垂直溝道層102之間。仍參考圖5A,該實施例的存儲單元控制電路區AD包括垂直溝道晶體 管NM0S2和PMOS1 ，這二者與之前圖4描述的那些相似，且可選擇在CMOS 操作模式下運行。即，NMOS2垂直溝道電晶體包括p型垂直溝道層102、 第一 n+型源/漏極層101和第二 n+型源/漏極層103。 NMOS2垂直電晶體 還包括p+型多晶矽柵極104，，其圍繞p型垂直溝道層102。儘管未示出，但 是柵極電介質可夾設在p+型多晶矽柵極104'和p型垂直溝道層102之間。PMOS1垂直溝道電晶體包括n型垂直溝道層112、第一 p+型源/漏極 層111和第二p+型源/漏極層113。 PM0S1垂直電晶體還包括n+型多晶矽 柵極114，其圍繞n型垂直溝道層112。而且，柵極電介質(未示出)插設 在n+型多晶矽柵極114和n型垂直溝道層112之間。如之前結合圖4所描述，垂直溝道電晶體NMOS2在正閾值電壓下操作， 這是由於在p+型多晶矽柵極104，和p型溝道102之間的功函數差值c])ms為 正。結果，垂直溝道電晶體NMOS2和PMOSl在CMOS操作模式下能有利 地工作。如前所述，在圖5A的實施例中，存儲單元區AC的垂直溝道選擇晶體 管NMOSl由常規的NMOS垂直溝道電晶體結構形成。這樣，當與存儲單元 控制電路區AD中使用的垂直溝道電晶體NMOS2相比時，選4奪垂直溝道晶 體管NMOSl的閾值電壓較低(或者為負)。這具有降低對存儲單元區域AC 中垂直溝道選擇電晶體柵極氧化物應力的優點。應該理解的是，通常不必在 CMOS模式下操作存儲單元的選擇電晶體。由此，在圖5A的實施例中，存
儲電路控制區域AD的垂直溝道電晶體被設計成在CMOS操作模式下工作， 而存儲單元區域AC的垂直溝道選擇電晶體被設計成最小化其柵極氧化物的 應力。仍然參考圖5A,該實例的外圍電路區域AB用平面溝道電晶體器件 NMOS3和PMOS2構成。這些可以與之前結合圖1描述的那些相似。即， NMOS3平面溝道電晶體通常都通過在p型襯底100表面中形成的n+型源/ 漏區201和203限定，且n+型多晶矽柵極204位於NMOS平面溝道電晶體 的p溝道區202上方。PMOS2平面溝道電晶體通常通過在p型襯底100的n 型阱101，的表面中形成的p+型源/漏區211和213限定。n+型多晶矽柵極 214位於PMOS2平面溝道電晶體的n溝道區212上方。圖5A示出了其中外圍電路區域AB的平面溝道電晶體位於與存儲核心 區域AA垂直溝道電晶體的平面相比升高了的平面中的實施例。如本領域技 術人員將理解的，該結構由其中使用溝槽形成技術製造垂直溝道電晶體的方 式產生。現在參考圖5B，其圖解了根據本發明另一實施例的半導體存儲器件。 該實施例的半導體存儲器件與圖5A的相似，除了外圍電路區域AB與圖5B 中的存儲核心區域AA共面，並且在圖5B的外圍電路區AB中採用垂直溝 道電晶體NMOS4和PMOS3。因此，為了避免在描述中的冗餘，以下僅描 述圖5B的外圍電路區域AB。該實施例的外圍電路區域AB包括垂直溝道電晶體NMOS4和PMOS3, 該二者與之前圖4描述的那些相似，且其可選擇在CMOS操作模式下工作。 即，NMOS4垂直溝道電晶體包括p性垂直溝道層102、第一n+型源/漏極 層101和第二n+型源/漏極層103。 NMOS4垂直電晶體還包括p+型多晶矽 柵極104',其圍繞p型垂直溝道層102。儘管未示出，但是柵極電介質插設 在p+型 多晶 矽柵極104，和p型垂直溝道層102之間。PMOS3垂直溝道電晶體包括n型垂直溝道層112、第一p+型源/漏極 層111和第二p+型源/漏極層113。 PMOS3垂直電晶體還包括n+型多晶矽 柵極114，其圍繞n型垂直溝道層112。而且，柵極電介質(未示出)插設 在n+型多晶矽柵極114和n型垂直溝道層112之間。如之前結合圖4所描述的，垂直溝道電晶體NMOS4在正閾值電壓下操 作，這是由於在p+型多晶矽柵極104，和p型溝道102之間的功函數差值4)
咖為正。結果，垂直溝道電晶體NMOS4和PMOS3可有利地在CMOS操作 模式下工作。現在參考圖5C,其圖解了根據本發明另一實施例的半導體存儲器件。 該實施例的半導體存儲器件與圖5A的相似，除了在圖5C的存儲單元區域 AC中採用垂直溝道選擇電晶體NMOSl'。因此，為了避免描述上的冗餘， 以下僅描述圖5C的存儲單元區域AC的NMOSl'。該實例的存儲單元區域AC用與圖4的垂直溝道電晶體NMOS相似的垂 直溝道選擇電晶體NMOSl，構造。即，圖5C的垂直溝道選擇電晶體NMOSl， 包括p型垂直溝道層102、第一n十型源/漏極層101和第二n+型源/漏極 層103。 NMOSl，垂直溝道選擇電晶體還包括p+型多晶矽柵極104，，其圍繞 p型垂直溝道層102。儘管未示出，但是柵極電介質插設在p+型多晶矽柵極 104，和p型垂直溝道層102之間。垂直溝道選擇電晶體NMOSl，在正閾值電壓下操作，這是由於在p+型 多晶碌柵極104，和p型溝道102之間的功函數差值4)ms為正。結果，不必構 造能產生負電壓以截止(turn off) NMOSl，垂直溝道選擇電晶體的特定控制 組塊(special control block)。然而，當與圖5A的實施例相比時，可能將額 外的應力施加到在存儲單元區AC內部的柵極氧化物上。現在參考圖5D，其圖解了根據本發明實施例的半導體存儲器件。該實 施例的半導體存儲器件與之前圖5B描述的相似，除了在圖5D的存儲單元 區域AC中採用之前描述的圖5C的垂直溝道選擇電晶體NMOSl'。另外， 圖5D的實例與圖5B的實例相同，且因此，在此省略圖5D的詳細描述以避 免冗餘。現在參考圖6，其圖解了根據本發明實施例的半導體器件的布局結構。 如圖所示，圖6的半導體器件包括存儲核心區域10、列解碼器12、行解碼 器14和控制組塊16。存儲核心區域10包括多個存儲單元區SMCA,其設置成行和列。每個 存儲單元區域SMAC都包括連接到位線BL和BLB以及子字線SWL的存儲 單元MC的陣列。儘管未示出，但是每個存儲單元都包括存儲元件和NMOS 垂直溝道選擇電晶體。NMOS垂直溝道選擇電晶體可構造成與之前描述的圖 5A的NMOSl垂直溝道電晶體相似(具有n+型多晶矽柵極)，或者與之前圖 5C描述的NMOSl，垂直溝道電晶體相似(具有p+型多晶矽柵極)。
如圖所示，存儲核心區域10還包括讀出放大器SA和子字線驅動器 SWD，設置在相鄰存儲單元區SMCA之間。如本領域技術人員將理解的， 讀出放大器SA連接到存儲單元區域SMCA的位線BL和BLB，而子字線驅 動器SWD連接到存儲單元區域SMCA的子字線SWL。字線驅動器PXID通 過字線驅動控制電路PXID控制。如圖所示，字線驅動控制電路PXID位於 由子字線驅動器SWD的行和讀出放大器SA的列限定的交叉點處。圖6的 參考標號CJ表示其中可以設置其它電路(如讀出放大控制電路)的結合區。在該實施例的實例中，字線驅動控制電路PXID、讀出放大器SA、子字 線驅動器SWD和結合區CJ含有NMOS和/或PMOS垂直溝道電晶體。 NMOS垂直溝道電晶體優選構造成與之前圖5A所述的NMOS2垂直溝道晶 體管相似(具有p+型多晶矽柵極)。如此，CMOS操作模式可在適當時候被 採用。行解碼器14響應於控制組塊16的激勵信號(active signal) ACT和行地 址RA1和RA2，以產生字線控制和使能信號PXi和NEW。列解碼器12響 應於寫入和讀出控制信號WR和RE以及列地址CA以產生列選擇信號CSL。 控制組塊16響應於指令信號COM,以產生激勵信號ACT和寫入和讀出控 制信號WR和RE。本領域技術人員非常了解列解碼器12、行解碼器14和 控制組塊16的功能，因此，在此省略了更詳細的描述。列解碼器16、行解碼器14和控制組塊16可以含有平面溝道和/或垂直 溝道電晶體，如之前結合圖5A至5D的外圍電路描述的那些，且可在非 CMOS操作模式和/或CMOS操作模式下操作。圖7是描述了根據本發明實施例的半導體存儲器存儲核心區域的電路圖。參考圖7，存儲器包括多條互補位線對BL1和BL1B、BL2和BL2B,...， BLy和BLyB，以及多條字線WL1至WLm。應該理解的是，位線對和字線 的數目不限於本發明的上述情況。存儲單元區域SMCA包括多個存儲單元MC,其中每個存儲單元都包括 垂直溝道電晶體N和串聯連接在位線BL和參考電壓之間的電容元件。尤其， 互補存儲單元MC對分別連接到互補位線對BL和BLB,且每個存儲單元 MC的柵極都連接到一條字線WL。讀出放大區域S A位於存儲單元區域S MCA的相對側上。讀出放大區域
SA包括分別連接到位線對BL1和BL1B、 BL2和BL2B，…，BLy和BLyB 之間的讀出放大電路SA1、 SA2, ...， SAy,如圖7所示。在該實例中，連 接到奇數位線對BL/BLB的奇數讀出放大電路SA位於存儲單元區域SMCA 的一側上，且連接到偶數位線對BL/BLB的偶數讀出放大電路SA位於存儲 單元區SMCA的另 一側上。例如，讀出放大電路SA1包括第一和第二預充電電路PRE1和PRE2, 其每一個都包括n溝道電晶體N6-N8,並響應於預充電電壓VPRE1和 VPRE2;第一和第二隔離電路ISOl和IS02，其每一個都包括n溝道電晶體 N1和N2，並響應於隔離信號IS1和IS2;列選擇柵極CSG,其由n溝道晶 體管N10和N,11構成，該二者連接到互補數據線D1和D1B，並響應於列選 擇信號CSL;和讀出放大器PSA/NSA，其包括p溝道電晶體Pl和Pl以及 n溝道電晶體N8和N9，並響應於互補讀出使能線LA和LAB。仍參考圖7,字線驅動區SWD位於存儲單元區SMCA的相對側上，且 每一個都包括多條字線驅動電路SWDl-SWDn。圖7中，位於存儲單元區域 SMCA左側(圖中)上的字線驅動電路SWDl-SWDn，每一個都包括第一和 第二字線驅動器SD1和SD2,用於驅動奇數字線WL,而位於存儲單元區域 SMCA右側(圖中)上的字線驅動電路SWDl-SWDn,每一個都包括第一和 第二字線驅動器SD1和SD2,用於驅動偶^:字線WL。而且，字線驅動電^各 SWD1-SWDn通過圖7中所示的字線使能信號NWEl-NWEj使能。圖7還圖解了結合區CJ，其含有控制電路D,該控制電路D響應於由 行解碼器產生的控制信號PX1-PX2,以控制字線驅動電路SWDl-SWDn的 操作。本領域的技術人員很容易理解圖7中示出的各電路元件的操作，且因此 在此為了簡明省略了對其詳細描述。能看出，圖7的存儲核心布局與之前描述的圖6的相似。 作為摺疊位線結構(folded-bit line architecture ),圖7的布置圖通常在本 技術領域中公知。圖8描述了根據本發明另一實施例半導體存儲器的存儲核 心區域，其中採用了所謂的打開位線結構(open-bit line architecture )。這種 情況下，互補存儲單元MC對包含在位於讀出放大區域SA相對側上的分開 的存儲單元區域SMCA中。位線BL1至BLy連接到存儲單元區SMCA之一 的存儲單元MC上，而互補位線BLB至BLyB連接到另 一存儲單元區SMCA 的互補存儲單元MC上。圖8中圖解的各種電路元件都用之前描述的圖7中圖解的相同參考數字 表示，且本領域技術人員明了圖8中圖解的電路元件的操作。因此，在此為 了簡明省略了對其詳細描述。圖9是根據本發明實施例的圖6所圖解的字線驅動控制電路PXID的電 路圖。如圖所示，字線驅動控制電路PXID包括反向器11、 12和13。該反 相器11和12由升高電壓VPP驅動，並用於延遲由行解碼器(圖6)產生的 控制信號Pxi，並輸出所延遲的控制信號PXiO。該反相器13由電源電壓VCC 驅動，並用於將控制信號PXi反向和輸出所反向的控制信號PXiB。在圖9的實施例中，每個反向器11 、 12和13都由串聯連接的且柵極共 接的NMOS (N12、 N13和N14)和PMOS (P3、 P4和P5 )垂直溝道晶體 管構成，這些電晶體構造成與圖5A所示的NMOS2和PMOS1垂直溝道晶 體管相似。如此，NMOS垂直溝道電晶體(具有p+型多晶矽柵極)具有正 的閾值電壓Vth。圖10是根據本發明實施例的圖6所圖解的子字線驅動器SWD的電路 圖。如圖所示，子字線驅動器SWD包括反向器(電晶體P6和N15)和連接 到子字線SWL和參考電壓VSS (地)之間的NMOS電晶體(N16),該反 相器通過控制信號PxiB驅動，且其將控制信號NWEB反向(圖6)，以在子 字線SWL上輸出所反向的信號。在圖IO的實施例中，反向器可由串聯連接且共接柵極的NMOS和PMOS 垂直溝道晶體構造，這些電晶體構造成與圖5A所示的NMOS2和PMOS1 垂直溝道電晶體相似。同樣，連接在子字線SWL和參考電壓VSS之間的 NMOS電晶體N16可構造成與圖5A所示的NMOS2垂直溝道電晶體相似。 如此，NMOS垂直溝道電晶體(具有p+多晶矽柵極)具有正的閾值電壓Vth。前述為說明本發明而非構成為對其的限制。儘管已經描述了本發明的幾 個實例性實施例，但是本發明領域技術人員將容易理解，在實例性實施例中 可以作出各種修改，而實質上不超出本發明新的教導和優點。因此，所有這 種修改都旨在包括在如權利要求中所限定的本發明的範圍之內。因此，可以 理解的是，前述的是說明本發明，而不應解釋成限於所描述的具體實施例， 且對於所公開的實施例的修改以及其他實施例旨在包括在附屬權利要求的 範圍內。本發明由所附權利要求限定，權利要求的等價物也包括其中。
權利要求
1.一種半導體器件，包括NMOS垂直溝道電晶體，其位於襯底上，並包括圍繞垂直p溝道區的p+多晶矽柵極；和PMOS垂直溝道電晶體，其位於該襯底上，並包括圍繞垂直n溝道區的n+多晶矽柵極。
1. 一種半導體器件，包括NMOS垂直溝道電晶體，其位於襯底上，並包括圍繞垂直p溝道區的 p+多晶矽柵極；和PMOS垂直溝道電晶體，其位於該襯底上，並包括圍繞垂直n溝道區的 n+多晶矽柵極。
2. 如權利要求1所述的半導體器件，其中該NMOS垂直溝道電晶體的閾 值電壓為正，且該PMOS垂直電晶體的閾值電壓為負。
3. 如權利要求2所述的半導體器件，其中該NMOS和PMOS垂直溝道 電晶體可在CMOS操作模式下操作。
4. 一種半導體存儲器件，包括襯底，其包括存儲核心區域和外圍電路區域；和NMOS垂直溝道電晶體和PMOS垂直溝道電晶體，他們位於該襯底的 該存儲核心區域中；其中，該NMOS垂直溝道電晶體包括圍繞垂直p溝道區的p+多晶矽柵 電極。
5. 如權利要求4所述的半導體存儲器件，其中該NMOS和PMOS垂直 溝道電晶體可在CMOS操作模式下操作。
6. 如權利要求4所述的半導體存儲器件，其中該NMOS垂直溝道電晶體 是第一 NMOS垂直溝道電晶體，並且其中該存儲器件還包括位於該襯底的 該存儲核心區域中的第二 NMOS垂直溝道電晶體。
7. 如權利要求6所述的半導體存儲器件，其中該襯底的該核心區域包括 存儲單元區和用於存取該存儲單元區的控制電路區，並且其中該第一 NMOS垂直溝道電晶體位於該控制電路區中，而該第二 NMOS垂直溝道電晶體位於該存儲單元區中。
8. 如權利要求7所述的半導體存儲器件，其中該第二 NMOS垂直溝道晶 體管包括圍繞垂直p溝道區的n+多晶矽柵電極。
9. 如權利要求8所述的半導體存儲器件，其中該第一NMOS垂直溝道晶 體管的閾值電壓為正，而該第二NMOS垂直溝道電晶體的閾值電壓為負。
10. 如權利要求9的半導體存儲器件，其中該第二NMOS垂直溝道晶體2管包括圍繞垂直p溝道區的p+多晶矽柵電極。
11. 如權利要求7所述的半導體存儲器件，其中該第二 NMOS垂直電晶體是包含在該存儲單元區中的存儲單元的選擇電晶體。
12. 如權利要求4所述的半導體存儲器件，還包括位於該襯底的該外圍電 路區中的多個NMOS平面溝道電晶體和多個PMOS平面溝道電晶體。
13. 如權利要求12所述的半導體存儲器件，其中該NMOS和PMOS平 面溝道電晶體與該NMOS和PMOS垂直溝道電晶體共面。
14. 如權利要求12所述的半導體存儲器件，其中該NMOS和PMOS平 面溝道電晶體位於相對於該NMOS和PMOS垂直溝道電晶體升高的平面上。
15. 如權利要求4所述的半導體存儲器件，還包括位於該襯底的該外圍電 路區中的多個NMOS垂直溝道電晶體和多個PMOS垂直溝道電晶體。
16. 如權利要求15所述的半導體存儲器件，其中該外圍電路區的該多個 NMOS垂直溝道電晶體中的每一個都包括圍繞垂直p溝道區的p+多晶矽4冊 電極。
17. 如權利要求16所述的半導體存儲器件，其中該NMOS和PMOS垂 直溝道電晶體可在CMOS操作模式下操作。
18. —種半導體存儲器件，包括多個存儲單元，他們連接在位線和各自的多條字線之間，該多個存儲單 元中的每一個都包括NMOS垂直溝道選擇電晶體；和連接到該位線上的讀出放大器，包括多個NMOS垂直溝道電晶體和多 個PMOS垂直溝道電晶體的，其中該多個NMOS垂直溝道電晶體中的每一 個都包括圍繞垂直p溝道區的p+多晶矽柵電極，而該多個PMOS垂直溝道 電晶體中的每一個都包括圍繞垂直n溝道區的n+多晶矽柵電極。
19. 如權利要求18所述的半導體存儲器件，其中該多個NMOS垂直溝道 選擇電晶體中的每一個都包括圍繞垂直p溝道區的p+多晶矽柵電極。
20. 如權利要求18所述的半導體存儲器件，其中該多個NMOS垂直溝道 選擇電晶體中的每一個都包括圍繞垂直p溝道區的n+多晶矽柵電極。
21. 如權利要求18所述的半導體器件，還包括連接到該讀出放大器的互 補位線和連接到該互補位線的多個互補存儲單元。
22. 如權利要求21所述的半導體存儲器件，其中該存儲單元和該互補存 儲單元位於該讀出放大器的相同側上。
23. 如權利要求21所述的半導體存儲器件，其中該存儲單元和該互補存儲單元位於該讀出放大器的相反側上。
24. —種半導體存儲器件，包括在半導體襯底上可操作地連接到列解碼器和行解碼器上的存儲核心，所述存儲核心包括 多個存儲單元陣列，設置成行和列；多個字線驅動器，位於各自相鄰存儲單元陣列之間的列中；和 多個讀出放大器，位於各自相鄰存儲單元陣列之間的行中； 其中每個該存儲單元陣列包括多個NMOS垂直溝道選擇電晶體； 其中該字線驅動器和讀出放大器中的每一個都包括多個PMOS垂直溝 道電晶體和多個NMOS垂直溝道電晶體，其中該多個NMOS垂直溝道晶體 管中的至少一個包括圍繞垂直p溝道區的p+多晶矽電極，而該多個PMOS 垂直溝道電晶體中的至少一個包括圍繞垂直n溝道區的n+多晶矽柵電極。
25. 如權利要求24所述的半導體存儲器件，其中該多個NMOS垂直溝道 選擇電晶體中的至少 一 個包括圍繞垂直p溝道區的p+多晶矽柵電極。
26. 如權利要求24所述的半導體存儲器件，其中該多個NMOS垂直溝道 選擇電晶體中的至少一個包括圍繞垂直p溝道區的n+多晶矽柵電極。
27. 如權利要求24所述的半導體存儲器件，其中該行解碼器和列解碼器 包括多個NMOS平面溝道電晶體和多個PMOS平面溝道電晶體。
28. 如權利要求24所述的半導體存儲器件，其中該行解碼器和列解碼器 包括多個NMOS垂直溝道電晶體和多個PMOS垂直溝道電晶體。
29. 如權利要求28所述的半導體存儲器件，其中該行解碼器和列解碼器 的該多個NMOS垂直溝道電晶體中的至少 一個包括圍繞垂直p溝道區的p+ 多晶矽;f冊電極。
30. 如權利要求29所述的半導體存儲器件，其中該行解碼器和列解碼器 的該NMOS和PMOS垂直溝道電晶體在CMOS操作模式下工作。
全文摘要
本發明提供了一種半導體器件，其包括NMOS垂直溝道電晶體，位於襯底上，並包括圍繞垂直p溝道區的p+多晶矽柵電極；和PMOS垂直溝道電晶體，位於襯底上，並包括圍繞垂直n溝道區的n+多晶矽柵電極。該NMOS和PMOS垂直溝道電晶體任選地在CMOS操作模式下可工作。
文檔編號H01L27/085GK101150132SQ20071008796
公開日2008年3月26日 申請日期2007年2月23日 優先權日2006年2月23日
發明者宋基煥, 金真憐 申請人:三星電子株式會社