半導體器件、製造量子阱結構的方法和包括這種量子阱結構的半導體器件的製作方法

2023-05-26 20:40:51

專利名稱：半導體器件、製造量子阱結構的方法和包括這種量子阱結構的半導體器件的製作方法
技術領域：
本發明涉及一種包括具有多層結構的襯底的半導體器件，該多層結構包括量子阱結構，該量子阱結構包括被另外的層夾在中間的半導體層。
本發明還涉及一種在襯底上製造量子阱結構的方法，包括如下步驟形成電絕緣材料層，形成半導體材料層。
本發明還涉及一種製造包括這種量子阱的半導體器件的方法。
背景技術：
論文「Multiple SiGe Quantum Wells-Novel ChannelArchitecture for 0.12 CMOS」，J.Alieu，T.Skotnicki，J.-L.Regolini和G.Bremond，Proceedings of 29thEuropean Solid-State DeviceResearch Conference，Leuven，Belgium，1999年9月13-15日，第292-295頁公開了一種場效應電晶體。該場效應電晶體是具有在矽襯底上的量子阱結構的MOSFET。該量子阱結構包括由矽層包圍的SiGe半導體層。該SiGe層的厚度是4nm且包圍SiGe層的矽層具有4nm的厚度。
在Si上的外延生長SiGe應變層給出正比於鍺部分的價帶偏移，導致了空穴限制。
由於該價帶偏移和較低的空穴有效質量，空穴遷移率以係數2增長。在具體實施例中，公開了包括三個量子阱結構的多個量子阱。
具有多個SiGe量子阱的公知場效應電晶體的缺點在於該改進受限於PMOS器件。由於應變的SiGe層的釋放和自SiGe量子阱向表面的Ge擴散，製造多個SiGe量子阱很困難。

發明內容
本發明的一個目的是提供在開首段中提到的類型的半導體器件，其中對於p型和n型器件都改進了電荷傳輸。
在根據本發明的半導體器件中實現該目的在於另外的層的材料是電絕緣材料。
為絕緣體的固體通常具有相對大的帶隙(通常大於幾eV)，導致在熔點下不可觀測的傳導率。當半導體層具有小於在半導體層的平面內可移動的電荷載流子的de Broglie波長的厚度時，由絕緣層包圍的該半導體層為量子阱。在絕緣體材料和半導體材料之間的功函數的不同確定了量子阱的電勢差V。
該電勢差可出現在導帶中或在價帶中。該電勢差可以是正的或負的。
當電荷載流子由某個電勢V限定且該阱的寬度與其de Broglie波長向對應時，粒子的動量hk被量子化。對應於自由運動(m為顆粒質量)的連續能量譜E(k)＝h2k2/2m分解為次能量帶En(k)，n為整數。只要禁閉V(r)不是無限的，則粒子非常可能處於分級的禁帶隙區域中。電荷載流子遷移發生在量子阱的子能量帶中。相對大的電勢差V允許在量子阱中的幾個次能帶。由於這些次能帶起到電荷載流子的溝道的作用，因此顯著地改善了電荷載流子的輸送。電荷載流子可以是電子或空穴。半導體器件可以是例如場效應電晶體、雙極型電晶體、光電二極體或雷射器。
當存在其它的量子阱疊置於形成超晶格的至少一個量子阱上時是有利的。由此在量子阱之間的距離很短以使得在量子阱中的電荷載流子的波函數之間交疊。交疊的波函數形成微帶(miniband)。在量子阱中的電荷的耦合導致通過微帶的增強的載流子輸送。
優選絕緣體是高k電介質。術語高k電介質涉及到具有介電常數大於SiO2的介電常數的電介質。SiO2的介電常數的理論值是3.9。高k介電常數提高了在量子阱中的電荷載流子之間的電容耦合，並增強了在量子阱中的電荷載流子的波函數中的交疊。
在有利實施例中，半導體器件是具有柵極的場效應電晶體，該柵極定位成基本上平行於至少一個量子阱結構。當該器件處於工作狀態且將電壓施加到柵極時，柵極控制在至少一個量子阱結構中的電荷載流子輸送。可自源或漏極區提供電荷載流子。源和漏極區連接到至少一個量子阱。電荷載流子也可自具有某一波長λ的輻射產生。在半導體中產生了電子-空穴對，並且由電場將其分開。
當存在由柵極下方的多個量子阱形成的超晶格時，其非常有利。在工作狀態，將電壓施加到柵極，以使得電流從源至漏極流動，或反之亦然。具有超晶格(由薄的半導體介電層形成的)的效果導致出現形成單個導帶的柵極電勢(對於所有的半導體層都是共同的，由垂直波函數的非零交疊引起)，當具有零偏置的柵極時，只有頂部層具有全部電荷載流子。由於該超晶格，在FET中，開態載流子濃度增加，而截止態漏電流降低。該電流大致正比於量子阱的數目。
而且，源極和漏極結的耗盡層的延伸並沒有顯著地伸入到量子阱中。因此降低了短溝道效應。這對於具有亞100nm柵極長度的CMOS電晶體來講是非常重要的優點，在這樣的CMOS電晶體中短溝道效應控制了電晶體的性能。
為了獲得從柵極向量子阱的良好的電容耦合，在一個量子阱和另一個量子阱之間的距離是使得一個量子阱起另一個量子阱的柵極的作用。
因此，優選地，包括高k材料的絕緣層具有小於1nm的相同的氧化矽厚度。
在先進的實施例中，半導體層包括矽。當高k材料的晶格常數是矽的晶格常數的整數倍，矽可外延生長在幾種高k材料上，反之亦然。
一般當矽層的厚度小於10nm時，發生電荷載流子在矽中的禁閉。當矽厚度小於5nm時，在恰位於柵極下方的反型溝道中的電荷載流子密度劇烈地降低了。然後在反型溝道中的電荷載流子密度變得極度依賴於半導體層的摻雜濃度。摻雜濃度越大，反型溝道中的電荷載流子密度就越小。
因此，優選矽半導體層的厚度約為5nm。尤其是當使得FET的開態電流儘可能大的時候，幾個單層矽足夠起量子阱的作用。高k材料的絕緣層也優選為幾個單層，以使得柵極的電壓儘可能多的耦合至在最大可能數量的量子阱中的電荷載流子。
其它的矽化合物如SiGe或SiGeC可外延生長在高k材料上，儘管在層中存在應變。只要應變層相對薄，就不發生釋放。高k材料可通過分子束外延(MBE)、化學氣相澱積(CVD)、原子層化學氣相澱積(ALCVD)或分子有機化學氣相澱積(MOCVD)來外延生長。
本發明的另一個目的是提供一種製造在開首段中提到的類型的量子阱結構的方法，其中可調整電勢的深度。
在根據本發明的量子阱結構中實現該方法的目的在於絕緣材料層和半導體材料層在相互的頂部外延生長。
絕緣層是結晶的且具有半導體材料的晶格常數的整數倍的晶格常數，反之亦然。晶格常數的某一偏差會導致應變，其可以是壓縮的或是伸長的。只要該層薄，則某一晶格失配仍會導致外延生長。在結晶體襯底上通常存在由半導體材料製成的緩衝層。
該緩衝層使得現行的量子阱結構對表面汙染具有較小敏感性。該絕緣材料可以是例如半導體氧化物、矽酸鹽或金屬氧化物，只要絕緣材料是結晶體即可。量子阱的深度可以是正的或負的。可外延生長在相互頂部上的多種絕緣材料和半導體材料提供了在設計勢阱過程中的大的自由度。從該能帶圖，可以以不同的晶向計算材料的導帶和價帶。當形成化合物如SiGe和SiC時，很多半導體材料的晶格常數可變化某一數量。
半導體材料可以是Si、Ge、GaAs、InP或任何的結晶體材料。優選襯底具有高電阻率和在GHz範圍內的頻率處的低損耗。
當重複幾次絕緣材料層和半導體材料層的外延生長時，可形成多個量子阱。
絕緣層的材料可以是具有大於3.9的介電常數的高k電介質。高k材料的介電常數越大，就越容易以可靠的方式控制高k材料層的厚度。具有接近於Si的晶格常數的晶格常數的高k材料如矽酸鹽是在頂部生長Si的合適材料。絕緣材料層的等效氧化物厚度通常小於1nm。
優選通過分子束外延形成絕緣層。氣體入口是純淨的，且超高真空非常適合於生長非常薄的外延層，而沒有汙染。
為了防止發生界面氧化物生長，原位退火絕緣層。在外延生長量子阱結構之後，在超高真空系統中退火該層。溫度範圍在200和700攝氏度C之間。在退火步驟中，尤其改善了絕緣體和半導體之間的界面。位錯可移動至表面並消失。該原位退火防止形成中間非晶層如氧化矽或金屬矽化物。
包括釔的高k材料非常適合於在矽上外延生長。在Si(001)襯底上，可以外延生長結晶的Y2O3。在理想的情況下，YO層由一個區域結構(domain structure)構成，但是在YO中的超結構也是非常適合的。
獲得了非常明顯的氧化矽界面，具有2-3埃的非常薄的界面區域。
由於Si技術的半導體工業的大量經驗和與現有的CMOS、BiCMOS和其它的嵌入式CMOS處理相比較，半導體層優選包括矽或矽-鍺組合物。
本發明的另一目的是提供一種製造在開首段中提到的類型的半導體器件結構的方法，在該器件中源極和漏極區的深度相對於其它亞100nm柵極長度CMOS電晶體來講不必是超淺的。
實現該目的在於該方法進一步包括如下步驟在量子阱結構上形成柵極電介質，形成柵極，通過將摻雜原子引入到與柵極自對準的量子阱結構中到達至少量子阱結構的總厚度的深度來形成源區和漏區。
可通過穿過柵極的注入或通過自鄰於柵極外延生長的升高的源和漏區的擴散來自對準柵極地形成源和漏區。柵極和外延生長區域通過間隔物來相互電絕緣。該間隔物可以是L狀的且可用作注入源和漏區的延伸的補償間隔物。通常將這些源極和漏極延伸定位成在柵極下方的小的擴展，以獲得在MOS電晶體開態中的溝道上方的良好的柵極控制。由於源極和漏極結的耗盡層沒有明顯地穿進到量子阱中，因此降低了短溝道效應。這對於具有亞100nm柵極長度的CMOS電晶體是非常重要的優點，在這樣的CMOS電晶體中短溝道效應控制了電晶體性能。
由於源極和漏極結具有寄生電容，因此其對於儘可能多的降低源極和漏極結也很重要。為了很好地將電荷載流子注入到量子阱中，結的深度應該至少是量子阱(超晶格)的總厚度。
自下面的詳細描述，結合附圖，本發明的這些和其它的特徵和優點將變得顯而易見，藉助例子


了本發明的原理。給出這種描述只是例子，並不限制本發明的範圍。下面引用的參考圖涉及到所附的圖。

圖1是具有兩個根據本發明的量子阱結構的半導體器件的示意圖。
圖2是包括兩個根據本發明的量子阱結構的超晶格的示意性截面圖。
圖3是具有五個根據本發明的量子阱結構的場效應電晶體的示意性截面圖。
圖4示出了相對於常規電晶體(開口方形)，如圖3(填充的圓形)中示出的場效應電晶體的閾值電壓與柵極長度的關係曲線。
圖5示出了相對於常規電晶體(開口方形)，圖3的場效應電晶體(填充的圓形)的截止態電流。
圖6示出了相對於常規電晶體(虛線)，圖3中的場效應電晶體在兩個不同的漏-源電壓Vds＝1.0V和Vds＝0.1V下的輸出特性(實線)。
具體實施例方式
在圖1中的半導體器件1的實施例中，襯底2是具有1017at/cm3摻雜濃度的p型矽(100)襯底，其上生長了多層結構3。在生長多層結構之前，移除了襯底的原生氧化層。在襯底上，外延生長了包括20nm的未摻雜的矽緩衝層的多層結構。隨後通過MBE外延生長了量子阱結構4。量子阱結構4包括3nm的Y2O3(圖1中的數字6)、5nm的Si(圖1中的數字5)和3nm的Y2O3(圖1中的數字6』)。隨後生長了間隔層21且在間隔層頂部上外延生長了第二量子阱9。在該具體實施例中，該第二量子阱與第一量子阱相同。第二量子阱9可包括與第一量子阱4不同的高k材料8和不同的半導體層7。
高k材料Y2O3的介電常數約為20。在安裝有適合於MBE生長Si和Si基化合物的電子槍的UHV室中進行生長。Y2O3(10.6)的晶格常數約為Si(5.43)的晶格常數的兩倍。用於在Si(001)上良好外延質量的結晶體Y2O3的溫度在450℃附近。Y2O3(110)//Si(100)是在相對高的溫度(T＞350℃)下的主要取向，而Y2O3(111)//Si(100)是在較低溫度下優選的。域的形成是特定的異質外延取向Y2O3(110)//Si(001)的直接結果。在610℃左右的較高溫度下，矽界面處的反應導致形成降低了外延層的整體質量的YSi2相。
襯底材料並不限於矽。其它適合的材料可以是Ge、GaAs、GaN或InP。只要襯底具有確定的晶格常數且高k材料具有約為襯底材料的晶格常數的整數倍的晶格常數，就可以獲得外延異質結構。由於多層結構包括非常薄的高k材料層和非常薄的半導體層，所以該層會受到應變。
在圖1b中，示出了圖1a中的多層結構的能帶圖。在量子阱中，示出了可在平行於量子阱的方向(在半導體層的平面中)上移動的電荷載流子的離散能級E1。高k材料相對於半導體材料的功函數確定了在量子阱之間的能量勢壘的高度。當電荷載流子如電子具有能量E1時，其能移動穿過離散能帶E1，該離散能帶E1稱為溝道且位於半導體材料的標準禁帶隙中。該離散能級通過在多層結構中的層的材料和晶體取向來確定。相對大的電勢差V允許在量子阱中的幾個子帶。由於這些子能帶起電荷載流子的溝道的作用，因此顯著地改善了電荷載流子的輸送。電荷載流子可以是電子或空穴，其經常從與量子阱相連的源區注入。輻射如可見光也可以在半導體中產生電子-空穴對。電子-空穴對可通過電場而相互分離。
在圖2中，示出了作為超晶格的多層結構3。兩個量子阱結構4、9的半導體層5、7每一個都通過電勢V下的能量勢壘而分離。能量勢壘的高度是eV。
能量勢壘的寬度通過高k層的厚度確定。在該具體的實施例中，每個Y2O3層也具有3nm的厚度，在3nm的Y2O3頂部上的Si層的厚度是5nm。在量子阱中的電子的波函數中的交疊產生了微帶E微帶。當高k材料的厚度進一步降低時，微帶會被加寬且電荷載流子輸送通過微帶被進一步增強。
在高k材料和半導體材料的功函數之間差越高，可能的微帶就越多。半導體或高k材料的功函數取決於材料的參數，如晶體取向、材料內部或在半導體材料和高k材料之間中的應變。多層結構可包括一個或多個不同介電常數氧化物的層，該氧化物選自氧化鉿(HfO2)、氧化鋯(ZrO2)、鈦酸鍶(SrTiO3)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、鈦酸鋇(BaTiO3)、鋁酸鑭(LaAlO3)、氧化鈧鑭(LaScO3)和氧化鋁(Al2O3)的組。
半導體層的厚度確定了電荷密度分布。離散能級的填充發展(由於在Si-膜中電荷載流子禁閉)由其各自在Si導帶(關於費米能級)中的位置被控制。對於厚度在3nm左右的層，電荷密度具有最大值。
在圖3的有利實施例中，半導體器件是具有柵極和多個溝道的場效應電晶體。在該實施例中，FET是NMOS電晶體。以4×1013原子/cm2的注入劑量、4keV的能量用硼進行P阱注入。代替了常規FET的情況中具有形成電晶體溝道的體Si(bulk Si)，首先在半導體襯底上生長超晶格。
澱積了覆蓋層化結構(也在源區12和漏區12』中延展)具有0.6nm的等效氧化物厚度EOT的Y2O3層與具有1015原子/cm3的As摻雜級3nm Si交替生長，並重複5次(見圖3)。以這種方式，獲得了具有5個量子阱的NMOSFET，5個量子阱中的每一個都起溝道的作用。
然後，澱積柵極電介質。優選柵極電介質是類似於Hf基的高k電介質(如Hf-O-Si-N化合物)的高k材料。可選地，重金屬氧化物及其與鋁酸鹽和Si氧化物的混合物(矽酸鹽)是非常合適的，且允許按比例縮小至0.5nm EOT，在柵極洩漏中提供了2-5個數量級的降低。
基本垂直於5個量子阱結構定位柵極。在柵極和量子阱之間的電容耦合應儘可能地強。柵極材料可以是如TaN或TiN的具有Si的功函數中間能隙(workfunction midgap)的金屬，或者是高摻雜的多晶矽。在該具體的實施例中，通過柵極以70keV、4×1013at/cm2的As進行閾值電壓注入。
為了減少注入損傷，在生長超晶格之前，進行注入到半導體本體中的p阱中的閾值電壓(VT)是有利的。
該實施例中示出的器件具有25nm的非常短的柵極長度。對於這樣的短柵極長度來講，不需要閾值電壓注入。該半導體層可以是本徵矽。
在形成柵極之後，將摻雜劑原子引入到超晶格中以形成源極和漏極結。可通過離子注入來引入摻雜劑原子，或從超晶格頂部上的緩衝層向外擴散該摻雜劑原子。對於n型電晶體來講，在源極、漏極和柵極中的該摻雜劑原子是As、Sb、P。在該實施例中，用As以1keV的能量、15nm的偏移量同時注入源極12和漏極12』。為了該目的，使用L形的補償間隔物。
對於p型電晶體，可以使用B或In作為摻雜原子。
源極和漏極結的深度優選幾乎與在FET的垂直方向中的超晶格的總的層厚度相同。在該實施例中，該深度是35nm。不需要超淺結是大的優點。
如果將1V電壓施加到柵極，則電荷載流子注入到量子阱中。在該例子中，電荷載流子是電子。但是如果極性是相反的(PMOS器件)，則相同的情況可應用於空穴。
柵極電勢控制在全部量子阱中的電荷載流子輸送。在柵極下方的溝道中的電荷載流子用作相鄰量子阱的柵極。通過這種方式，溝道用作一個導電溝道。
源極和漏極結的耗盡層沒有明顯地延伸到量子阱中。因此，降低了短溝道效應。在圖4中可以看出短溝道效應的降低。對於具有5個量子阱(填充的圓形)的NMOS電晶體來講，相對於常規(和在處理中的等價物)體NMOS電晶體(bulk NMOS transistor)(開口方形)，閾值電壓(VT)下降顯著地減小。如果柵極關斷，則在最接近柵極的溝道中只存在電荷載流子。這些電荷載流子確定截止電流。
在圖5中示出了對比於常規體NMOS器件(開口方形)，具有5個量子阱(填充的圓形)的NMOS電晶體降低了約3個數量級的截止電流。
在圖6中，具有5個量子阱(多溝道MOS)的NMOS電晶體的電學性能與常規(和在處理中的等價物)體電晶體相對比。注意到，對於體電晶體的總的等效氧化物厚度為1.5nm，而對於多溝道MOS來講是3nm。在整體情況下的25nm的器件完全不起作用(虛線)，而多溝道MOS相對於柵極-源極電壓(Ids-Vgs)曲線(實線)顯示出卓越的漏極-源極電流。示出了在兩種不同的漏極-源極電壓Vds＝1.0V和Vds＝0.1V下的漏源極電流Ids。
該Ids常被稱為是開態電流，Ion是520μA/um和截止電流是Ioff＝7nA/μm。亞閾值電壓斜率是83mV/dec。可以從多溝道MOS電晶體具有非常良好的電學特性的結果作出結論，尤其是對於亞35nm CMOS一代。目前為止，廣泛地認為通過單個柵極Si MOSFET能夠實現這樣的性能。相信唯一可行的方法是具有超薄Si溝道(1.5-5nm)的雙柵極器件。
多個量子阱不僅可用在NMOS或PMOS電晶體中，也可用在任一般導體器件如雙極型電晶體、HBT、二極體、存儲器件、光電器件或量子器件。當通過電勢V的電荷載流子禁閉起重要作用且量子效應在器件的電荷載流子輸送中為重要時，本發明尤其有用。
權利要求
1.一種包括多層結構(3)的襯底(2)的半導體器件(1)，該多層結構包括量子阱結構(4)，該量子阱結構包括通過電絕緣材料的另外層(6，6』)夾在中間的半導體層(5)。
2.如權利要求1的半導體器件(1)，其特徵在於每一個都包括另外的半導體層(7)和另外的電絕緣層(8)的一個或多個半導體子結構疊置在形成超晶格的量子阱結構上。
3.如權利要求1或2的半導體器件，其特徵在於絕緣體為具有大於SiO2的介電常數的高k材料。
4.如權利要求3的半導體器件，其特徵在於高k材料是結晶體。
5.如權利要求4的半導體器件，其特徵在於在高k材料和半導體層(5)的半導體材料之間存在外延。
6.如權利要求1至5的任一項的半導體器件，其特徵在於半導體器件(1)是具有柵極(11)的場效應電晶體，該柵極(11)被定位成基本與至少一個量子阱結構(4)相平行。
7.如依據權利要求2、3、4或5的權利要求6的半導體器件，其特徵在於至少一個量子阱(4)和另一個量子阱(9)具有距離，從而該至少一個量子阱(4)作為另一個量子阱(9)的柵極。
8.如前面任一項權利要求的半導體器件，其特徵在於絕緣層(6，6』)具有小於1nm的等效矽氧化物厚度。
9.如前面任一項權利要求的半導體器件，其特徵在於半導體層(5)包括矽。
10.如在權利要求9的半導體器件，其特徵在於半導體層(5)的厚度小於10nm。
11.如權利要求1或6的半導體器件，其特徵在於半導體層(5)由具有不同的介電常數的高k材料包圍。
12.如權利要求7的半導體器件，其特徵在於穿過量子阱結構(4，9)延伸的摻雜區域(12)形成至量子阱結構的電接觸。
13.如權利要求7或11的半導體器件，其特徵在於與柵極(11)相對地存在另一個柵極(13)，該另一個柵極通過量子阱結構(7，9)與所述柵極相分離。
14.一種在襯底(2)上製造量子阱結構(4)的方法，包括以下步驟形成電絕緣材料層(6)，形成半導體材料層(5)，其特徵在於絕緣材料層(6)和半導體材料層在相互的頂部上外延生長。
15.如權利要求14的方法，其特徵在於另一個電絕緣材料層(6』)在半導體材料層(5)上外延生長。
16.如權利要求14的方法，其特徵在於所述步驟至少重複兩次。
17.如權利要求14、15或16的方法，其特徵在於電絕緣材料層(6，6』)是具有大於3.9的介電常數的高k電介質。
18.如權利要求14、15、16或17的方法，其特徵在於用分子束外延形成電絕緣層(6，6』)。
19.如權利要求14、15、16或17的方法，其特徵在於原位退火電性絕緣層(6，6』)。
20.如權利要求17的方法，其特徵在於高k電介質的材料包括釔。
21.權利要求14或20的方法，其特徵在於半導體層包括矽或矽鍺組合物。
22.一種製造半導體器件的方法，其使用由如前述的權利要求14-21的任一項的方法形成，還包括步驟在量子阱結構(4)上形成柵極電介質(14)，形成柵極(11)，通過將摻雜原子引入到與柵極(11)自對準的量子阱結構(4)中到達至少是量子阱結構(4，9)的至少一個的總厚度的深度，來形成源極區(12)和漏極區(12』)。
全文摘要
公開了用於在具有量子阱結構(4)的多層結構(3)的襯底(2)上獲得的半導體器件(1)和方法。量子阱結構(4)包括由絕緣層(6，6』)夾在中間的半導體層(5)，其中絕緣層(6，6』)的材料優選具有高介電常數。在FET中，量子阱(4，9)用作溝道，允許較高的驅動電流和較低的截止電流。降低了短溝道效應。甚至對於亞35nm柵極長度，多溝道FET也適合於操作。在該方法中，優選通過MBE，通過交替地在相互的頂部上外延生長高介電常數材料和半導體材料來形成量子阱。
文檔編號H01L29/15GK1816914SQ200480018904
公開日2006年8月9日 申請日期2004年6月29日 優先權日2003年7月2日
發明者Y·波諾馬雷 申請人:皇家飛利浦電子股份有限公司