製造電子集成電路的方法以及由此獲得的電子集成電路的製作方法
2023-05-26 10:45:36 2
專利名稱：製造電子集成電路的方法以及由此獲得的電子集成電路的製作方法
技術領域：
本發明涉及電子集成電路的製造方法，該集成電路包括基本不包含材料的腔(volume)。本發明還涉及由該方法製造的電子集成電路。
第5 296 408號美國專利描述了一種在集成電路內部形成空腔的方法，以構造各種電子元件，例如光源、檢測器、電晶體或真空管。根據這一方法，通過加熱可使得鋁被吸收進入矽中，以形成沒有材料的空洞(cavity)，其形式可以預先確定。
在第5 296 408號美國專利中描述的方法的一個缺陷是由鋁的化學反應性和相對較低的熔點所導致的。實際上，如果在鋁被吸收進入矽之前電路溫度超過約400-500℃，則在電路中，鋁與沉積在鋁附近的材料之間會發生化學反應。這對於要吸入鋁的材料為矽的情況尤其如此。這會妨礙鋁在矽中的最終吸收，從而無法良好控制空洞的形成。
本發明的一個目的在於提供一種不具有上述缺陷的、在電子集成電路內製造空洞的方法。
本發明提出了一種製造電子集成電路的方法，其中所述方法包括以下步驟a)在所述電路的襯底上形成由犧牲材料形成的部分，所述襯底的一部分由吸收材料形成，所述由犧牲材料形成的部分與所述襯底的由吸收材料形成的部分的一個表面相接觸；b)在所述由犧牲材料形成的部分的一側上形成剛性部分，所述一側與所述襯底的由吸收材料形成的部分的所述表面相對，所述剛性部分與所述襯底固定接觸；以及c)對所述電路加熱，以通過使所述犧牲材料被吸收進入所述襯底的由吸收材料形成的部分而形成基本不包含材料的腔，所述方法的特徵在於，所述犧牲材料的熔點大於900℃，並且所述犧牲材料被選為在所述步驟c)之前不會使得所述電路的、與所述犧牲材料形成的部分相接觸的部件發生材料變化。
由於選用了作為本發明的一部分的犧牲材料，因此步驟c)可以得到良好控制。獲得了基本不包含材料的腔，其形式和尺寸能被精確控制。因此，根據本發明的方法與對應於電晶體柵極寬度等於或小於0.18微米、尤其是等於90或65nm的集成電路製造工藝相兼容。
在步驟c)中，優選地，相應部分的所有犧牲材料都被吸收進入襯底的由吸收材料形成的部分中。因此，基本不包含材料的腔的形式和尺寸的可再現性得到了提高。但是，僅僅一部分犧牲材料能夠被吸收，從而在步驟c)完成之後，由犧牲材料形成的部分的一部分仍然存在於電路中。
本發明的方法的一個有益效果在於，不需要從電路中提取犧牲材料。用於形成空腔的電路的加熱步驟c)尤其易於實現。不需要任何用於進入由犧牲材料形成的部分的開口，也不需使用任何溼法或等離子體蝕刻工藝。
特別地，在步驟c)中，通過在犧牲材料與吸收材料之間發生化學反應，使得犧牲材料吸收進入襯底的由吸收材料形成的部分中。
本發明的方法的另一個有益效果在於，一旦執行了步驟a)和b)，則可在電路製造過程中隨後的任意時刻執行步驟c)。例如，除了與基本不包含材料的腔有關的電子元件之外的其他部件的製造步驟可一方面在步驟a)和b)之間執行、另一方面在步驟a)和c)之間執行。在某些製造電路其它部件的步驟與施加到電路的機械力有關時，以上方式尤為有利。在這些步驟之後執行步驟c)，從而使得所述電路在經受機械力時還未形成空腔。因此可降低製造期間對電路造成損壞或使其破裂的風險，這些風險是由電路內部出現的空腔所引起的。
有利地，所述方法在所述步驟a)和b)之間進一步包括中間層的形成，在所述步驟b)完成時，所述中間層位於所述由犧牲材料形成的部分與所述剛性部分之間。所述中間層可具有多種功能。功能之一在於可對剛性結構的形成進行改良。因而能獲得較平滑的剛性結構表面，這能夠使步驟c)中犧牲材料的吸收更均勻和更完整。中間層的另一個作用是有助於對由犧牲材料形成的部分進行化學隔離，以避免犧牲材料被來自於電路其它部件的原子所改變。
犧牲材料可包括鈷、鎳、鈦、鉭、鎢、鉬、銀、金、鐵和/或鉻。
吸收材料可包括矽、鍺、磷、砷和/或銻。它還可能包括硒和/或碲。
在本發明的一個特定實施方案中，所述由犧牲材料形成的部分形成在位於所述襯底的表面的平面下方的空洞中。因此，剛性部分能夠以連續的方式覆蓋空洞中由犧牲材料形成的部分和空洞外部的襯底。
基本不包含材料的腔可具有不同形式，並可相對於襯底以不同方位設置。特別地，它可具有基本平行於所述襯底表面的較大橫截面。
根據本發明的優選實施方案，基本不包含材料的腔位於形成電路一部分的電容器的兩個電極之間。
因此，位於電容器的電極之間的材料的至少一部分由在犧牲材料形成的部分的位置處形成的空腔所代替。該空腔為電容器提供了某些特定的電特性，特別是較高擊穿電壓和較高漏洩電阻。
對於給定的擊穿電壓來說，所獲得的具有空腔的電容器在其兩個電極之間可具有較小的間隙。對於給定的恆定電容來說，可從而降低電容器的尺寸，這使得能夠獲得電路的較高集成度。
有益地，剛性結構包括電容器的第一電極。在步驟c)中吸收犧牲材料之後，襯底的由吸收材料形成的部分可包括電容器的第二電極。該第二電極的材料因此在步驟c)中直接形成，而不需要將新材料沉積到電路上的附加步驟。因此，電容器的製造過程被簡化，這有助於降低電子電路的價格。
根據電容器的結構，電容器的兩個電極的至少其中之一可具有基本平行於襯底表面的主表面。
本發明還涉及使用如上所述的方法製造的電子集成電路。特別地，基本不包含材料的腔可位於電路的金屬化層內部。
本發明的其它特徵和有益效果將通過以下參照附圖對兩個示例的非限制性實施方案的描述而變得顯而易見，其中
圖1至5示出了根據本發明的製造電子集成電路的方法的第一實施方案的各個步驟；圖6至8示出了根據本發明的製造電子集成電路的方法的第二實施方案的各個步驟。
現在，將以製造包括金屬-絕緣體-金屬式電容器(或MIM電容器)的電子集成電路的框架來詳細描述本發明。MIM電容器通常包括兩個金屬性電極以及沉積在兩個電極之間的電介質材料部分。通過使用根據本發明的方法，電介質材料這一部分的至少一部分可由基本不包含材料的腔來代替。
在附圖中，為清晰起見，所示電子元件的各個部分的尺寸並未按比例表示。這些圖為基本平坦的襯底的剖視圖，在襯底上構造有MIM式電容器。上述剖視圖可視為在與襯底表面相垂直的平面上。襯底被置於各圖的下部，而N表示與襯底表面相垂直的、朝向附圖的上部的方向。在以下描述中，諸如「上方」、「下方」、「頂部」和「底部」等術語是參照該方向使用的。另外，在所有附圖中，相同的附圖標記與相同部件相對應。
在下文中，不詳細描述本領域技術人員所熟悉的製造電子集成電路的示例性工藝步驟。僅描述與根據本發明的方法製造電路相關的連續示例性步驟。
首先描述第一實施方案，根據該實施方案，電容器被製造為在電子集成電路的半導體襯底的上表面水平面的下方。在該第一實施方案中，襯底的半導體材料構成吸收材料。
根據圖1，由半導體材料製成的襯底100具有基本平坦的上表面S。空洞C形成於襯底100中，位於上表面S的水平面下方。空洞C在N方向上的深度可等於例如約0.5微米。
在襯底100上相繼沉積犧牲材料形成的第一層1、被稱為中間層的第二層2以及導電材料形成的第三層3，它們沉積進入空洞C中且沉積到空洞C外部的表面S上。層1和2各自的厚度被選為使得層1和2各自形成空洞C側壁的共形塗層。層3的厚度被選為能夠填充空洞C。因此，獲得了圖2中所示的電路結構。層1在空洞C的底部F處以及在空洞C的側壁上與襯底100相接觸。層1、2和3的厚度可分別為約20nm、5nm以及1微米。
然後，電路的上表面被恰好向下研磨至表面S位於空洞C外部的水平面下方。因而層1-3的剩下的部分僅位於空洞C內部(圖3)。
選擇具有這樣性質的材料作為層1的材料，即，其能夠在稍後通過空洞C的底部F被吸收進入襯底100中。為此，層1的材料通常稱作犧牲材料。層1的材料例如可包括鈷(Co)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鎵(Ga)、銦(In)、銀(Ag)、金(Au)、鐵(Fe)和/或鉻(Cr)。層1的材料隨後將被吸收進入的襯底100的半導體材料可包括矽(Si)、鍺(Ge)、磷(P)、砷(As)、銻(Sb)、硒(Se)和/或碲(Te)。
優選地，襯底100的材料為矽基材料，而層1的犧牲材料是鈷基材料。因此，利用公知的鈷沉積方法之一，即可在集成電路的生產線的前端工藝中容易地進行層1至3的沉積。
層3的剩餘部分被設計成形成電容器的第一電極或上電極。為此，層3的材料可為表現出較高導電性的金屬，例如，鎢(W)。作為一種選擇，層3的材料也可以是適於摻雜以具有足夠導電性的矽基材料。
層2的功能在於使得層3能良好地粘合至電路表面。有益地，層2的材料被選為能夠促進層3以均勻的厚度逐步生長。為此，層2的材料可特別為氮化鈦(TiN)或氮化鉭(TaN)。
然後，電路被塗覆由剛性材料形成的層4，其與襯底100和第一電極3相接觸(圖4)。層4的剛性材料可為例如二氧化矽(SiO2)或四氮化三矽(Si3N4)。層4在空洞C上以及在空洞C外部的襯底100上以連續的方式延伸。層4可通過本領域技術人員公知的方法之一進行沉積，例如，特別地，CVD(化學氣相澱積)。
在層4的沉積期間，所使用的某些反應劑(例如氧化的分子)可到達部分1並使部分1的犧牲材料發生變化。在其變化了的狀態下，部分1的材料可能不再能被吸收到襯底100的材料中。為了避免部分1的犧牲材料的上述變化，中間層2具有使部分1與形成層4時所用的反應劑之間化學隔離的附加功能。這種隔離對於對抗形成電路其它部分時所用的化合物也有效。
然後可執行各種傳統的電路製造步驟。這些步驟可特別涉及製造與包括電極3的電容器隔開的電路元件、或者在表面S的水平面上方形成金屬化層。通過公知的方式，電子互連可根據大馬士革工藝或其變型-雙大馬士革工藝而設置在這些金屬化層內。層4可作為電路的第一金屬化層的一部分。
上述電路製造步驟可包括對電路進行加熱。作為一個實施例，用於使得部分材料緻密而對電路進行加熱的溫度約為400-500℃。為此，部分1的犧牲材料可作為其熔點的函數來選擇。特別地，可選擇為使得其熔點高於在加工步驟期間電路所達到的最高溫度。因此，諸如鈷(T熔化＝1495℃)、鈦(T熔化＝1640℃)或鎳(T熔化＝1453℃)等金屬是優選的。實際上，它們使得在加工步驟涉及的電路加熱階段中，不需改變部分1就能在電路元件的製造中使用公知的加工工藝。通過這樣的方式，根據本發明的空腔的形成可僅在這些步驟之後進行。
然後，電路被加熱到足夠高的溫度，以使得部分1的犧牲材料能夠在空洞C的底部F和側壁附近被吸收進入襯底100的材料中。這種吸收可通過犧牲材料和襯底100的材料之間的化學反應而導致，或者可通過部分1的材料在襯底100的材料中溶解而導致。部分1和襯底100的各自的材料被這樣選擇，即，使得犧牲材料的吸收不會使空洞C周圍的襯底100材料產生膨脹。通過這樣的方式，電路不會變形，並且將保持足夠的魯棒性。
另一種選擇是對電路進行局部加熱，換言之，僅對電路的有限部分進行加熱，以使得部分1的犧牲材料吸收進入襯底100的材料中。被加熱的電路的這一有限部分包括部分1，以及由吸收材料組成的、位於空洞C的底部F和側壁附近的襯底100的部分。這種局部加熱可以公知方式、通過聚焦在電路的所述有限部分上的雷射束來進行。
因此，空洞C的、最初被部分1佔據的部分被騰空在由空洞C的底部F形成的面與中間層2之間形成了沒有材料的腔V。層4和由中間層2覆蓋的上電極3形成了保持在適當位置並與襯底100相對固定地接觸的剛性部分。這一剛性部分懸吊在面F上方並與之平行。為此，層4的材料被選為具有足夠的剛性和堅固性，以抵抗由空腔V引起的任何可能的應力。已經通過反覆的測試驗證，二氧化矽(SiO2)或四氮化三矽(Si3N4)適合用作層4的材料。
作為一個實施例，當襯底100是矽基材料而部分1的犧牲材料是鈷基材料時，由鈷的矽化反應來實現吸收，這在集成電路的製造中是眾所周知並且可以精確控制的。由於必須對電路加熱以促進矽化反應的溫度約為800℃，因此現有的集成電路生產線模塊可用於形成空腔V的步驟。另外，為了形成空腔V而對電路進行的加熱可同時用來驅動電路其它部分中的矽化反應，特別是用於電接觸、以通過公知的方式降低電接觸電阻的部分。
優選地，這樣選擇襯底100的材料和部分1的犧牲材料，即，在犧牲材料被吸收進入襯底材料中之後，在空洞C的底部F和側壁附近所形成的材料是導電化合物。這在形成矽化鈷(CoSi2)的情況下尤其如此。參照圖5中的5，襯底100的這一導電部分形成了電容器的第二電極(或者下電極)。兩個電極3和5通過空腔V彼此隔開。腔V起到了位於所得到的電容器的電極之間的電介質材料的作用。其可容納一定量的氣態化合物，尤其是來自於襯底100、來自於層2或4、或者來自於電路其他部分的擴散的蒸汽態化合物。在這種情況下，腔V被稱作「基本為空」。
在剛剛已經描述的本發明的第一實施方案中，所得到的電容器結構如下基本不包含材料的腔V具有與襯底100的表面S基本平行的較大橫截面，而電極3和5各自具有與表面S基本平行的主表面。腔V在N方向上的厚度基本等於層1的初始厚度，即，約為20nm。
另外，可在襯底100的構成電容器的下電極的部分5周圍設置電絕緣帶。優選地，這種絕緣帶在電容器製造過程的開始階段形成於襯底100中。其可例如為STI(淺溝槽絕緣)類型，或者為LOCOS(矽的局部氧化)類型。
根據本發明的方法的第二實施方案，電容器可設置在電子集成電路的半導體襯底的上表面上方的金屬化層內部。現在將參照圖6至8描述第二實施方案。
根據圖6，由半導體材料製成的襯底101塗覆有由電絕緣材料形成的層102。層102可由例如二氧化矽(SiO2)形成。插入部分103(例如，由矽形成)形成於層102內部的限定部分內。插入部分103在N方向上的厚度可等於例如0.6微米。由襯底101、層102以及插入部分103形成的組件起到了與上述本發明的第一實施方案中所用的襯底100的相同的作用。S對應於層102的上表面，其以不間斷的方式在插入部分103上延續。
執行與圖1-4所對應的步驟相同的步驟，以在插入部分103內構造電容器。因此，空洞C形成於插入部分103的中央部分中。空洞C在N方向上測得的深度為例如0.5微米，小於插入部分103的厚度。因此，在空洞C的底部和層102之間具有約0.1微米的剩餘厚度。
部分1、2和3(例如分別由鎳(Ni)、氮化鈦(TiN)和鎢(W)形成)以及由二氧化矽(SiO2)形成的層4以如上所述的相同方式形成。然後，可獲得圖7中所示的電路結構。在該結構中，插入部分103的材料形成吸收材料。面F對應於空洞C的底部，形成了插入部分103與部分1之間的分界面。
層4與層102一起形成了襯底101上的第一金屬化層，示為M1。作為一種選擇，停止層(此處未示出，但可由四氮化三矽(Si3N4)形成)可設置在層102和4之間，以使得能夠利用雙大馬士革工藝在金屬化層M1中形成互連。
然後，將電路加熱到約500℃，以使得部分1的鎳材料被吸收進入插入部分103的矽材料中。在該第二實施方案中，插入部分103的材料是吸收材料。空腔V因而在層2和插入部分103之間形成。插入部分103靠近腔V的材料轉化為矽化鎳(NiSi)。這形成了電容器的下電極5，其設置為與部分3形成的電容器的上電極相對。電極3和5由空腔V分隔。
在製造MIM電容器期間，通過利用空腔取代設置在電容器的電極之間的電介質材料，本發明的方法能夠以多種方法實現。尤其在某些實施方案中，可去除中間層2。電容器也可具有與所述實施方案的結構不同的結構。特別地，可使用這樣的結構，根據該結構，空腔V具有與襯底的表面S基本垂直的較大橫截面。在這種情況下，電容器電極可具有同樣定位於垂直於表面S的方向上的主表面。
通常來說，使用本發明的方法構造的電容器表現出很高的擊穿電壓。實際上，電容器的擊穿電壓值取決於電介質材料部分的質量。當該部分是通過集成電路製造中所用的普通材料沉積技術所形成時，該部分具有固有的缺陷，這是導致這種電容器被擊穿的原因。通過使用根據本發明的方法獲得的基本為空的腔來替換MIM電容器的電介質材料部分的至少一部分，使得電容器具有較高的擊穿電壓值。MIM電容器可因而被用於需要較高擊穿電壓值的特殊應用，例如，在連接至電路的幾個電源之間的去耦應用。
最後，雖然以MIM電容器製造的框架來詳細描述了本發明，但是應該理解，本發明可用於電子集成電路內的其它元件的製造。
權利要求
1.一種製造電子集成電路的方法，包括以下步驟a)在所述電路的襯底(100)上形成由犧牲材料形成的部分(1)，所述襯底(100)的一部分(100；103)由吸收材料形成，所述由犧牲材料形成的部分(1)與所述襯底的由吸收材料形成的部分的一個表面(F)相接觸；b)在所述由犧牲材料形成的部分(1)的一側上形成剛性部分(3，4)，所述一側與所述襯底的由吸收材料形成的部分的所述表面(F)相對，所述剛性部分(3，4)與所述襯底(100)固定接觸；以及c)對所述電路加熱，以通過使所述犧牲材料被吸收進入所述襯底的由吸收材料形成的部分(100；103)而形成基本不包含材料的腔(V)，所述方法的特徵在於，所述犧牲材料的熔點大於900℃，並且所述犧牲材料被選為在所述步驟c)之前不會使得所述電路的、與所述犧牲材料形成的部分相接觸的部件發生材料變化。
2.如權利要求1所述的方法，其中，所述犧牲材料包括鈷、鎳、鈦、鉭、鎢、鉬、銀、金、鐵和/或鉻。
3.如權利要求1或2所述的方法，其中，所述吸收材料包括矽、鍺、磷、砷和/或銻。
4.如權利要求1至3中任一項所述的方法，其中，所述由犧牲材料形成的部分(1)形成在位於所述襯底(100)的表面(S)的平面下方的空洞(C)中。
5.如權利要求1至4中任一項所述的方法，其中，在所述步驟c)中，通過在所述犧牲材料與所述吸收材料之間發生化學反應，使得所述犧牲材料被吸收進入所述襯底的由所述吸收材料形成的部分(100；103)中。
6.如權利要求1至5中任一項所述的方法，其中，所述基本不包含材料的腔(V)具有與所述襯底的表面(S)基本平行的較大橫截面。
7.如權利要求1至6中任一項所述的方法，在所述步驟a)和b)之間進一步包括中間層(2)的形成，在所述步驟b)完成時，所述中間層位於所述由犧牲材料形成的部分(1)與所述剛性部分(3，4)之間。
8.如權利要求1至7中任一項所述的方法，其中，所述基本不包含材料的腔(V)位於屬於所述電路的電容器的兩個電極(3，5)之間。
9.如權利要求8所述的方法，其中，所述剛性部分包括所述電容器的第一電極(3)。
10.如權利要求8或9所述的方法，其中，在所述步驟c)中吸收所述犧牲材料之後，所述襯底的由吸收材料形成的部分(100；103)包括所述電容器的第二電極(5)。
11.如權利要求8至10中任一項所述的方法，其中，所述兩個電極(3，5)的至少其中之一具有基本平行於襯底表面(S)的主表面(P)。
12.一種使用如前述任意一項權利要求所述的方法製造的電子集成電路。
13.如權利要求12所述的電子集成電路，其中，所述基本不包含材料的腔(V)位於所述電路的金屬化層(M1)內部。
全文摘要
一種製造電子集成電路的方法，包括在襯底(100)上形成由犧牲材料形成的部分(1)，所述襯底(100)的一部分由吸收材料形成。犧牲材料包括鈷、鎳、鈦、鉭、鎢、鉬、鎵、銦、銀、金、鐵和/或鉻。在由犧牲材料形成的部分(1)的、與襯底由吸收材料形成的部分相對一側上形成剛性部分(3，4)，其與所述襯底(100)固定接觸。對所述電路加熱，以使得犧牲材料被吸收進入襯底的由吸收材料形成的部分中。因此取代由犧牲材料形成的部分(1)而形成了基本為空的腔(V)。所述基本為空的腔可代替介於電容器的電極之間的電介質材料。
文檔編號H01L21/02GK1954417SQ200580004282
公開日2007年4月25日 申請日期2005年2月10日 優先權日2004年2月13日
發明者克裡斯託夫·雷尼爾, 奧雷莉·安貝爾 申請人:意法半導體簡易股份有限公司(克羅爾斯2區), 皇家飛利浦電子股份有限公司