一種掃描測試鎖存器宏單元及掃描測試方法
2023-05-26 10:57:16
一種掃描測試鎖存器宏單元及掃描測試方法
【專利摘要】一種掃描測試鎖存器宏單元及掃描測試方法，本發明的掃描測試設計方法通過定製的掃描測試宏單元，並結合特殊的設計流程，能夠利用普通針對D觸發器的掃描測試設計方法產生針對鎖存器單元的基於結構的ATPG測試向量，解決現有基於鎖存器設計的數字專用集成電路不易進行可測性設計開發，測試向量故障覆蓋率低，時序分析複雜的問題，大幅度提高了晶片測試的故障覆蓋率，保證了晶片測試的有效性和完備性，主要應用於基於鎖存器設計的數字專用集成電路的測試向量開發。
【專利說明】一種掃描測試鎖存器宏單元及掃描測試方法
【技術領域】
[0001] 本發明涉及一種掃描測試宏單元和掃描測試方法，特別是一種掃描測試鎖存器宏 單元和掃描測試方法，屬於半導體數字集成電路設計和測試領域，主要應用於半導體數字 集成電路的結構化測試過程。
【背景技術】
[0002] 隨著半導體數字集成電路的不斷發展和進步，如何在合理的時間和成本開銷下， 對規模日益增長的百萬門級、千萬門級甚至更大規模的的數字集成電路進行充分和有效的 測試，逐漸成為最困難而且耗時的設計任務之一。當電路規模超過10萬門時，手工編寫的 (面向功能的）測試向量的開發時間就會超過實際器件本身的設計時間。因此可測性設計 技術（Design For Test，DFT)逐漸受到工程師的重視和應用。
[0003] 掃描測試方法是DFT技術中非常重要的一項方法，該方法通過在設計過程中，將 所有時序元件（例如觸發器）替換為掃描時序元件，並將所有的掃描時序元件在測試時連 接成為一條"掃描鏈"，使原本難以測試的時序電路在測試時表現出容易測試的組合邏輯的 特性，並且更方便使用電子設計自動化（Electronic Design Automation, EDA)工具完成 結構化的自動測試向量生成（Automatic Test Pattern Generation, ATPG)。通過在普通 的數字時序電路中插入掃描鏈並且使用ATPG工具產生測試向量，不僅大幅度縮減了測試 開發的時間和人力，而且生成的結構化的測試向量能夠針對特定的故障類型（例如固定故 障，Stuck-At Fault)達到極高的故障覆蓋率，可達95%甚至98%以上。這，時傳統的測試 向量開發遠遠無法達到的。
[0004] 但是目前業界的可測性設計工具在實現掃描測試方法時，主要面向的是沿觸發類 的時序元件（D觸發器），通過Mux-Scan的方法，在D觸發器的數據輸入端D端增加Mux多 路選擇器，用外部埠來控制在功能態和測試態時，D觸發器的D端是正常的前級邏輯輸 出還是逐級串聯為掃描鏈中的前級D觸發器的輸出。目前業界針對D觸發器的掃描測試開 發已經形成了非常成熟的流程，不僅有EDA供應商提供成熟的掃描鏈集成工具、ATPG向量 生成工具和時序分析工具，各大工藝廠商也早已在其標準單元工藝庫中提供了定製好的掃 描D觸發器單元。
[0005] 而對於採用鎖存器單元為主要的時序元件的電路來說則是另外一種情況。首先， 在目前主流的Mux-Scan設計方法學中，鎖存器單元的處理方式是通過控制埠的測試使 能信號使得鎖存器單元"透明化"，減輕通過鎖存器單元造成的錯誤傳輸影響，但這種方式 無法檢測到鎖存器單元本身是否存在故障。此外，這種處理方式的前提考慮就是電路中的 時序元件是以D觸發器為主，個別鎖存器單元的"透明化"不會對整體的故障覆蓋率造成太 大影響。而當一個數字電路的絕大部分，甚至是所有的時序元件都是由鎖存器單元構成時， 這種處理方式顯然是無法勝任對電路進行有效測試的任務的。
[0006] 其次，EDA供應商目前提出的針對鎖存器單元的掃描測試方法學，即基於電平敏 感掃描設計（Level Sensitive Scan Design, LSSD)方法的掃描測試方法學存在著較大的 不足，該方法通過為鎖存器增加一個從鎖存器（slave latch)，並且增加兩個獨立時鐘的方 法，實現對原始鎖存器的替換，並形成掃描鏈。但該方法學存在兩方面的問題：第一，插入 掃描鏈後，功能態和時序態的分析變得極為複雜，對於後續設計中的時序分析、布局布線和 ATPG向量生成均有較大影響；第二，目前的EDA工具對於LSSD掃描方法實際上並沒有太好 的支持，工藝廠商也極少提供定製的LSSD鎖存器單元，實現起來難度較大。
[0007] 基於上述考慮，針對基於鎖存器單元的數字集成電路設計（時序單元絕大部分或 者全部採用鎖存器單元的設計），需要一種既能夠利用現有Mux-Scan的EDA工具和工藝庫 單元完成掃描鏈插入，又能夠保證電路的故障覆蓋率的可測性設計方法。
【發明內容】
[0008] 本發明的技術解決的問題是：克服現有的基於鎖存器的可測性設計方法在故障覆 蓋率和設計複雜度上的不足，提出了一種掃描測試鎖存器宏單元和掃描測試方法，該發明 針對鎖存器單元的Mux-Scan掃描測試，既可以利用現有的針對D觸發器單元的掃描測試方 法學和EDA工具，簡化設計流程，又可以保證極高的故障覆蓋率。
[0009] 本發明的技術解決方案是：一種掃描測試鎖存器宏單兀，包括：兩個鎖存器、一個 反相器和兩個多路選擇器；
[0010] 所述兩個鎖存器分別為測試鎖存器和功能鎖存器；兩個多路選擇器分別為第一多 路選擇器和第二多路選擇器；
[0011] 第一多路選擇器的〇數據輸入埠與數據埠 D連接，1數據輸入埠與宏單元的 掃描輸入埠 SI連接，選擇輸入埠 Sl與宏單元的掃描使能埠 SE連接，數據輸出埠 Yl與測試鎖存器的輸入埠 Dl連接；
[0012] 反相器的輸入埠與宏單元的時鐘輸入埠 CK連接，輸出埠與測試鎖存器的 鎖存控制信號輸入埠 Gl連接；
[0013] 測試鎖存器的輸出埠 Ql與第二多路選擇器的1輸入埠連接，反相輸出埠 QNl浮空；
[0014] 第二多路選擇器的0輸入埠與數據埠 D連接，選擇輸入埠 S2與宏單元的測 試模式控制信號埠 TM連接，數據輸出埠 Y2與功能鎖存器的輸入埠 D2連接；
[0015] 功能鎖存器的鎖存控制信號輸入埠 G2與宏單元的時鐘輸入埠 CK連接，輸出 埠 Q2與宏單元的輸出埠 Q連接，反相輸出埠 QN2與宏單元的反相輸出埠 QN連接； [0016] 若TM = 0,第二多路選擇器輸出0輸入埠的數據，而不輸出1輸入埠的數據， 第一多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用，功能鎖存 器工作，掃描輸入埠 SI和掃描使能埠 SE對掃描測試鎖存器宏單兀的輸出無作用，掃描 測試鎖存器宏單元等效於單個鎖存器；
[0017] 若TM= 1，第二多路選擇器輸出1輸入埠的數據，而不輸出0輸入埠的數據， 測試鎖存器的輸出埠 Ql與功能鎖存器的輸入端D2連接，掃描測試鎖存器宏單兀的輸入 時鐘信號為低電平時，測試鎖存器有效輸出；掃描測試鎖存器宏單元的輸入時鐘信號為高 電平時，功能鎖存器有效輸出，掃描測試鎖存器宏單元等效於一個帶數據輸入選擇端的掃 描D觸發器。
[0018] 所述TM = 0時，包含掃描測試鎖存器宏單元的電路處於功能態；TM = 1時，包含 掃描測試鎖存器宏單元的電路處於測試態。
[0019] 一種基於掃描測試鎖存器宏單元的掃描測試方法，其特徵在於步驟如下：
[0020] (1)將掃描測試鎖存器宏單元映射到掃描測試電路目標工藝的工藝庫，即db庫和 自動測試向量生成庫，即dft庫中；
[0021] (2)採用包含鎖存器單元的db庫進行邏輯綜合，得到邏輯綜合後的掃描測試電路 網表；所述邏輯綜合是將掃描測試電路原始代碼映射為與db庫相對應的掃描測試電路網 表；
[0022] (3)將步驟⑵中得到的掃描測試電路網表進行文本替換，具體為：將掃描測試電 路網表中所有的鎖存器單元替換為D觸發器單元；
[0023] (4)利用步驟（3)中文本替換後的掃描測試電路網表進行掃描鏈插入，得到掃描 鏈插入後的掃描測試電路網表；
[0024] (5)將步驟（4)中掃描鏈插入後的掃描測試電路網表進行文本替換，得到包含掃 描測試鎖存器宏單兀的掃描測試電路網表；具體為：將掃描鏈插入過程中產生的掃描D觸 發器單元替換為掃描測試鎖存器宏單元，並將掃描測試鎖存器宏單元的掃描使能埠 SE 與掃描測試電路的掃描使能輸入埠連接，將掃描測試鎖存器宏單元的測試模式控制信號 TM與掃描測試電路的測試模式控制信號連接；
[0025] (6)利用步驟（5)中包含掃描測試鎖存器宏單元的掃描測試電路網表，採用步驟 (1)中包含掃描測試鎖存器宏單元的db庫進行掃描測試電路的布局布線、時序分析、功能 仿真和時序仿真，並利用步驟（1)中包含掃描測試鎖存器宏單元的dft庫產生自動測試向 量，即ATPG測試向量；
[0026] (7)利用步驟（6)中得到的掃描測試電路和ATPG測試向量進行掃描測試電路的掃 描測試。
[0027] 本發明與現有技術相比有益效果為：
[0028] (1)本發明中的方法在現有基本單元的基礎上，通過將兩個鎖存器、一個反相器和 兩個多路選擇器結合到一起，構成一種特殊的結構，即掃描測試鎖存器宏單元。該宏單元的 輸入埠包括：數據埠 D，掃描使能埠 SE，掃描輸入埠 SI，測試模式控制信號埠 TM， 時鐘輸入埠 CK ;輸出埠包括：輸出埠 Q，反相輸出埠 QN。
[0029] (2)本發明中的方法所構成的掃描測試鎖存器宏單元具有兩種工作狀態，在TM = 0時，包含掃描測試鎖存器宏單兀的電路處於功能態；TM = 1時，包含掃描測試鎖存器宏單 元的電路處於測試態。在功能態時，宏單元等價於鎖存器，電路結構與插入掃描鏈前的電路 結構完全一致；在測試態時，宏單元等價於掃描D觸發器，使得電路在掃描鏈插入和ATPG生 成過程中是針對D觸發器開展的。
[0030] (3)本發明中的方法使得在掃描鏈插入和ATPG生成過程中是針對D觸發器開展 的，相比於目前針對鎖存器的LSSD方法，其設計工具、設計流程非常成熟，自動化程度高， 工藝廠商的支持更好，並且布局布線後的測試態時序分析更加精確，運行速度更快，而LSSD 可測性設計方法在測試態增加了一倍的鎖存器單元，不同工具之間的兼容性差，自動化程 度低，時序分析和布局布線難度均較大；
[0031] (4)本發明中的方法在測試效率上相比於傳統的基於鎖存器設計通過功能仿真 向量開發測試向量的方法，或直接基於Mux-Scan的可測性設計方法，其故障覆蓋率大大提 高，可達95 %甚至98 %以上，顯著提高了測試質量，減小了測試逃逸率。
【專利附圖】
【附圖說明】
[0032] 圖1是本發明實現基於鎖存器的掃描測試設計方法的設計流程；
[0033] 圖2是本發明完成宏單元等效替換的原理圖；
[0034] 圖3是本發明定製宏單元在不同模式下的等效電路；
[0035] 圖4是本發明的全流程等效性說明。
【具體實施方式】 [0036]
[0037] 如圖1所示，本發明的實現過程是首先定義一個普通鎖存器單元的等效掃描測試 宏單元模型，其特徵在於包括：兩個鎖存器、一個反相器和兩個多路選擇器；
[0038] 所述兩個鎖存器分別為測試鎖存器和功能鎖存器；兩個多路選擇器分別為第一多 路選擇器和第二多路選擇器；
[0039] 第一多路選擇器的0數據輸入埠（即第一數據輸入埠）與數據埠 D連接， 1數據輸入埠（即第二數據輸入埠）與宏單元的掃描輸入埠 SI連接，選擇輸入埠 Sl與宏單元的掃描使能埠 SE連接，數據輸出埠 Yl與測試鎖存器的輸入埠 Dl連接；
[0040] 反相器的輸入埠與宏單元的時鐘輸入埠 CK連接，輸出埠與測試鎖存器的 鎖存控制信號輸入埠 Gl連接；
[0041] 測試鎖存器的輸出埠 Ql與第二多路選擇器的1輸入埠連接，反相輸出埠 QNl浮空；
[0042] 第二多路選擇器的0輸入埠與數據埠 D連接，選擇輸入埠 S2與宏單元的測 試模式控制信號TM連接，數據輸出埠 Y2與功能鎖存器的輸入埠 D2連接；
[0043] 功能鎖存器的鎖存控制信號輸入埠 G2與宏單元的時鐘輸入埠 CK連接，輸出 埠 Q2與宏單元的輸出埠 Q連接，反相輸出埠 QN2與宏單元的反相輸出埠 QN連接；
[0044] 若TM = 0,第二多路選擇器輸出0輸入埠的數據，而不輸出1輸入埠的數據， 第一多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用，功能鎖存 器工作，掃描輸入埠 SI和掃描使能埠 SE對掃描測試鎖存器宏單兀的輸出無作用，掃描 測試鎖存器宏單元等效於單個鎖存器；包含掃描測試鎖存器宏單元的電路處於功能態；
[0045] 若TM= 1，第二多路選擇器輸出1輸入埠的數據，而不輸出0輸入埠的數據， 測試鎖存器的輸出埠 Ql與功能鎖存器的輸入端D2連接，掃描測試鎖存器宏單兀的輸入 時鐘信號為低電平時，測試鎖存器有效輸出；掃描測試鎖存器宏單元的輸入時鐘信號為高 電平時，功能鎖存器有效輸出，掃描測試鎖存器宏單元等效於一個帶數據輸入選擇端的掃 描D觸發器；包含掃描測試鎖存器宏單兀的電路處於測試態。
[0046] 如圖2所示，本發明的實現過程是首先掃描測試鎖存器宏單元映射到掃描測試電 路目標工藝的工藝庫，即db庫和自動測試向量生成庫，即dft庫中；其次採用包含鎖存器單 元的db庫進行邏輯綜合，得到邏輯綜合後的掃描測試電路網表；第三，通過Vim軟體將邏輯 綜合後的掃描測試電路網表中進行文本替換，具體為：將邏輯綜合後的掃描測試電路網表 中的鎖存器單元替換為D觸發器單元；第四，採用DFT工具將替換為D觸發器後的掃描測試 電路網表進行掃描測試設計，插入掃描鏈結構，此時所有的D觸發器單元均已替換為掃描D 觸發器單元，得到掃描鏈插入後的掃描測試電路網表；第五，再次通過Vim軟體將插入掃描 鏈後的掃描測試電路網表進行文本替換，得到包含掃描測試鎖存器宏單元的掃描測試電路 網表，具體為：將插入掃描鏈後的掃描測試電路網表中的掃描D觸發器單兀替換為掃描測 試鎖存器宏單元，並將掃描測試鎖存器宏單元的掃描使能埠 SE與掃描測試電路的掃描 使能輸入埠連接，將掃描測試鎖存器宏單元的測試模式控制信號TM與掃描測試電路的 測試模式控制信號連接；第六，利用包含掃描測試鎖存器宏單元的db庫完成布局布線、形 式驗證、時序分析、功能仿真和時序仿真,並形成包含掃描測試鎖存器宏單元的掃描測試電 路；第七，利用ATPG工具和dft庫針對包含掃描測試鎖存器宏單元的掃描測試電路，產生 最終的結構化ATPG測試向量，用於高故障覆蓋率的掃描測試。
[0047] 如圖3所示，在整個設計過程中，共計進行了 2次文本替換和1次插入掃描鏈結構 的操作。在完成第二次文本替換操作，即掃描測試鎖存器宏單元替換完成後，可以通過外部 全局掃描控制信號控制被測電路處於功能態還是測試態。當外部全局掃描控制信號埠接 低電平時，宏單元實現鎖存器的功能，即功能態與原始網表設計完全等價；當外部全局掃描 控制信號埠接高電平時，宏單元作為掃描D觸發器完成掃描鏈測試功能，且外部全局掃 描控制信號埠與可測性設計時的測試模式信號復用同一管腳，完全不影響生成ATPG向 量。
[0048] 如圖4所示，本發明的掃描測試鎖存器宏單元在掃描測試電路中等效替代不能進 行掃描測試的電路中的鎖存器，但是除了時鐘輸入埠 G、數據輸入埠 D、數據輸出埠 Q 和反相數據輸出埠 QN之外，又增加了三個埠，包括掃描輸入埠 SI、掃描使能埠 SE 和測試模式控制信號埠 TM。該宏單元包括正常的功能鎖存器，測試鎖存器，選擇數據通路 的兩級多路選擇器，以及一個使兩級鎖存器時鐘反相的反相器。第一多路選擇器和第二多 路選擇器的選擇端分別連接掃描使能埠 SE和測試模式控制信號埠 TM。
[0049] 如表1所示，掃描測試鎖存器宏單元的真值表分為兩部分，當TM = 0時，實現普通 鎖存器的功能，在CK為高時鎖存器處於"透明"狀態，在CK為低時鎖存器保持之前的狀態； 當TM = 1時，實現掃描D觸發器的功能，此時已由電平敏感時序元件變為沿敏感時序元件， 當SE端為0時，在CK上升沿時採樣數據輸入端D的值並輸出到輸出端Q和QN，當SE端為 1時，在CK上升沿採樣掃描輸入端SI的值並輸出到輸出端Q和QN，在無CK上升沿時保存 之前的狀態。
[0050] 表1掃描測試鎖存器宏單兀真值表
[0051] TM = O 功能態
[0052]
【權利要求】
1. 一種掃描測試鎖存器宏單元，其特徵在於包括：兩個鎖存器、一個反相器和兩個多 路選擇器； 所述兩個鎖存器分別為測試鎖存器和功能鎖存器；兩個多路選擇器分別為第一多路選 擇器和第二多路選擇器； 第一多路選擇器的0數據輸入埠與數據埠 D連接，1數據輸入埠與宏單元的掃 描輸入埠 SI連接，選擇輸入埠 S1與宏單元的掃描使能埠 SE連接，數據輸出埠 Y1 與測試鎖存器的輸入埠 D1連接； 反相器的輸入埠與宏單元的時鐘輸入埠 CK連接，輸出埠與測試鎖存器的鎖存 控制信號輸入埠 G1連接； 測試鎖存器的輸出埠 Q1與第二多路選擇器的1輸入埠連接，反相輸出埠 QN1浮 空； 第二多路選擇器的〇輸入埠與數據埠 D連接，選擇輸入埠 S2與宏單元的測試模 式控制信號埠 TM連接，數據輸出埠 Y2與功能鎖存器的輸入埠 D2連接； 功能鎖存器的鎖存控制信號輸入埠 G2與宏單元的時鐘輸入埠 CK連接，輸出埠 Q2與宏單元的輸出埠 Q連接，反相輸出埠 QN2與宏單元的反相輸出埠 QN連接； 若TM = 0,第二多路選擇器輸出0輸入埠的數據，而不輸出1輸入埠的數據，第一 多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用，功能鎖存器工 作，掃描輸入埠 SI和掃描使能埠 SE對掃描測試鎖存器宏單兀的輸出無作用，掃描測試 鎖存器宏單元等效於單個鎖存器； 若TM = 1，第二多路選擇器輸出1輸入埠的數據，而不輸出0輸入埠的數據，測 試鎖存器的輸出埠 Q1與功能鎖存器的輸入端D2連接，掃描測試鎖存器宏單兀的輸入時 鍾信號為低電平時，測試鎖存器有效輸出；掃描測試鎖存器宏單元的輸入時鐘信號為高電 平時，功能鎖存器有效輸出，掃描測試鎖存器宏單元等效於一個帶數據輸入選擇端的掃描D 觸發器。
2. 根據權利要求1所述的一種掃描測試鎖存器宏單元，其特徵在於：所述TM = 0時， 包含掃描測試鎖存器宏單元的電路處於功能態；TM = 1時，包含掃描測試鎖存器宏單元的 電路處於測試態。
3. -種基於權利要求1中掃描測試鎖存器宏單元的掃描測試方法，其特徵在於步驟如 下： (1) 將掃描測試鎖存器宏單元映射到掃描測試電路目標工藝的工藝庫，即db庫和自動 測試向量生成庫，即dft庫中； (2) 採用包含鎖存器單元的db庫進行邏輯綜合，得到邏輯綜合後的掃描測試電路網 表；所述邏輯綜合是將掃描測試電路原始代碼映射為與db庫相對應的掃描測試電路網表； (3) 將步驟（2)中得到的掃描測試電路網表進行文本替換，具體為：將掃描測試電路網 表中所有的鎖存器單元替換為D觸發器單元； (4) 利用步驟（3)中文本替換後的掃描測試電路網表進行掃描鏈插入，得到掃描鏈插 入後的掃描測試電路網表； (5) 將步驟（4)中掃描鏈插入後的掃描測試電路網表進行文本替換，得到包含掃描測 試鎖存器宏單兀的掃描測試電路網表；具體為：將掃描鏈插入過程中產生的掃描D觸發器 單元替換為掃描測試鎖存器宏單元，並將掃描測試鎖存器宏單元的掃描使能埠 SE與掃 描測試電路的掃描使能輸入埠連接，將掃描測試鎖存器宏單元的測試模式控制信號TM 與掃描測試電路的測試模式控制信號連接； (6) 利用步驟（5)中包含掃描測試鎖存器宏單元的掃描測試電路網表，採用步驟（1) 中包含掃描測試鎖存器宏單元的db庫進行掃描測試電路的布局布線、時序分析、功能仿真 和時序仿真，並利用步驟（1)中包含掃描測試鎖存器宏單元的dft庫產生自動測試向量，即 ATPG測試向量； (7) 利用步驟（6)中得到的掃描測試電路和ATPG測試向量進行掃描測試電路的掃描測 試。
【文檔編號】G01R31/317GK104375078SQ201410637934
【公開日】2015年2月25日 申請日期:2014年11月6日 優先權日:2014年11月6日
【發明者】喻賢坤, 趙元富, 文治平, 袁大威, 姜爽, 袁超, 王莉, 樊旭, 彭斌 申請人:北京時代民芯科技有限公司, 北京微電子技術研究所