數字時鐘佔空比校準電路的製作方法
2023-05-31 04:50:51 1
專利名稱：數字時鐘佔空比校準電路的製作方法
技術領域：
本發明主要應用於高速數據通信系統及數位訊號處理系統中(例如高速數據存儲器、流水線型處理器等)對系統時鐘的佔空比進行校正，屬於佔空比校準電路設計的技術領域。
背景技術：
伴隨著集成電路工藝的進步，現代數字系統的工作主頻不斷提高，並已開始廣泛採用諸如雙數據速率(DDR)、流水線等技術來獲取更大的數據吞吐率。因此，數字系統對工作時鐘的信號質量也提出了更高的要求。 一個優質的時鐘信號應當具有快速建立、低抖動、低偏斜的特性，並具有50%的佔空比以確保滿足數據信號在傳輸過程中建立與保持的相關時序限制要求，保證系統的工作穩定。
相對於模擬系統而言，在多數數字系統的實際應用場合中，在保證時鐘信號的採樣邊沿對準有效數據窗口的前提下，數字系統對時鐘邊沿的抖動沒有非常苛刻的要求，而是希望時鐘信號能夠快速建立，具有接近50%的佔空比，並與原始輸入時鐘信號具有可預知的固定延時。
目前的佔空比校準方式大體可以分為模擬方式和數字方式。模擬方式一般而言可以獲得更高的佔空比校正精度、工作在更高的頻率、並獲得更小的邊沿抖動，但是模擬方式也存在著建立時間長，系統穩定性設計困難，以及受工藝-電壓-溫度(P.V.T.)變化影響明顯的缺點。相比之下，純數字方式的佔空比校準方案雖然校準精度存在離散性，但是可以做到快速建立、絕對穩定，以及抗PVT偏差的優良特性。同時考慮到一般數字系統工作頻率的範圍(數百兆赫茲)、對時鐘的小幅邊沿抖動不敏感，以及從便於與數字系統本身集成的角度出發，在數字系統中，更適合採用數字方式來實現時鐘佔空比的校準工作。
發明內容
技術問題:本發明旨在給出一種能夠解決上述背景中提到的技術問題的數字時鐘佔空比校準電路，解決在數字系統中時鐘的佔空比校準問題。該電路使用純數字-開環方式完成對輸入時鐘的佔空比檢測及佔空比校準操作。
技術方案本發明的目的在於，針對現有的數字方式佔空比校準電路存在的不足，提出一種在指定工藝下能在更寬的頻率、佔空比範圍內進行佔空比校準的電路結構。除此之外，所提出的方案對工藝失配等現象也具有較好的抑制力。 -
該電路中，輸入緩衝級的輸入端接待校準的原始輸入時鐘信號；輸入緩衝級的輸出端信號為緩衝後的輸入時鐘信號，該信號被同時連接至半周期延遲線HCDL的時鐘輸入端和匹配延遲線的時鐘輸入端；半周期延遲線HCDL的輸出端信號即半周期延遲時鐘信號，以及匹配延遲線的輸出端信號即匹配延時時鐘信號分別接RS觸發器的復位輸入端R和置位輸入端S;RS觸發器的輸出端Q處信號即為校準後的具有50%佔空比校準時鐘信號;輸入緩衝級的作用是保障時鐘信號對後續電路的扇出能力；半周期延遲線HCDL用於產生相對於輸入時鐘信號有半個周期延時的半周期延遲時鐘信號；匹配延遲線用於對輸入時鐘信號進行適當的延時得到匹配延時時鐘信號，該延時用來匹配半周期延遲線引入的延時誤差；RS觸發器使用上升沿相差恰為半個周期的半周期延遲時鐘信號和匹配延時時鐘信號，使用上升沿觸發原理，合成具有50%佔空比的校準時鐘信號。
所述的輸入緩衝級由施密特觸發器和一至若干級反相緩沖器首尾依次串聯而成，反相緩衝器逐級放大，以獲得足夠的扇出驅動能力。
所述的半周期延遲線HCDL由一至若干級半周期延遲線單元HCDLU依次串聯而成；串聯方法為第一級半周期延遲線單元HCDLU的第一信號輸入端即正向延遲線輸入端接半周期延遲線HCDL輸入端的輸入時鐘信號，第一級半周期延遲線單元HCDLU的第二信號輸入端即延遲線使能輸入端接高電平，第一級半周期延遲線單元HCDLU的第三信號輸出端即反向延遲線輸出端接基本延遲單元的第一延遲輸入信號端IN1;此後各級半周期延遲線單元HCDLU的第一信號輸入端即正向延遲線輸入端接前一級半周期延遲線單元HCDLU的第一信號輸出端即正向延遲線輸出端,第二信號輸入端即延遲線使能輸入端接前一級的第二信號輸出端即延遲線使能輸出端，第四信號輸出端即邊沿檢測輸出端接前一級的第四信號輸入端即邊沿檢測輸入端，第三信號輸出端即反向延遲線輸出端接前一級的第五信號輸入端即反向延遲線輸入端；最後一級的第四信號輸入端邊沿檢測輸入端與第五信號輸入端即反向延遲線輸入端接低電平；所有半周期延遲線單元HCDLU的第三信號輸入端即時鐘信號輸入端接半周期延遲線HCDL輸入端的輸入時鐘信號；所有半周期延遲線單元HCDLU中上文未提及的信號輸入和輸出端懸空；基本延遲單元的第二延遲信號輸入端IN2接低電平，使能信號輸入端EN接高電平，延遲信號輸出端OUT即為半周期延遲線HCDL輸出端半周期延時時鐘信號。
所述的匹配延遲線由三輸入與非門和反相緩衝器級聯而成；三輸入與非門的第一、第—二輸入端接高電平，第三輸入端接匹配延遲線的輸入時鐘信號；反相緩衝器輸出為匹配延遲線匹配延時時鐘信號。
所述的RS觸發器中，2-1數據選擇器的第一時鐘信號輸入端即半周期延遲時鐘信號和第二時鐘信號輸入端即匹配延遲時鐘信號分別接RS觸發器同名信號半周期延遲時鐘信號和匹配延時時鐘信號；2-1數據選擇器選擇時鐘信號輸出端CKS接D觸發器的時鐘輸入端CK;D觸發器的數據輸出端Q接第一反相緩衝器的輸入端和第二反相緩衝器的輸入端；第一反相緩衝器的輸出端接D觸發器的數據輸入端D和第三反相緩衝器的輸入端;第二反相緩衝器的輸出端接2-1數據選擇器的選擇信號輸入端SEL;第三反相緩衝器的輸出端接RS觸發器的校準後的校準時鐘信號CK0。
有益效果與現有技術相比，本發明的優點在於-
1. 相對亍模擬方式，本發明中所描述的佔空比校準電路具有快速建立(l. 5個時鐘周期)、絕對穩定、佔空比校正誤差無累計效應等優勢。
2. 相對於一些數字佔空比校準方式，本發明採用一種改進的結構來對輸入時鐘的周期信息進行測量。該結構可以適應更大的輸入佔空比範圍。
3. 本發明對數字式佔空比校準電路"半周期延遲線"的關鍵模塊之一基本單元進行了結構改進，使其能夠更好的抵抗PVT偏差，在同等的工藝條件下工作更為可靠。
4. 本發明對半周期延遲線的時延特性進行了較為精確的匹配設計，並對其內部電路的連結拓撲關係進行了優化，使輸出的時鐘信號的佔空比較之於其他一些數字佔空比校準電路更接近於50%。
55.本發明對RS觸發器及其內部的動態D觸發器的結構進行了優化，實現了對從置位端到輸出端、以及從復位端到輸出端路徑延時的更精確的匹配，以及在同等的工藝條件下工作更為可靠。
圖l為本發明的結構框圖2為本發明的全局時序圖3a為輸入緩衝級10結構示意圖3b為施密特觸發器電路結構示意圖3C為反相器電路結構示意圖4為半周期延遲線結構示意圖5為半周期延遲線單元結構示意圖6a為傳統基本延遲單元電路結構示意圖6b為改進後的基本延遲單元電路結構示意圖；圖7為鎖存器電路結構示意圖；圖8為匹配延遲線結構示意圖；圖9為RS觸發器結構示意圖10為2-1數據選擇器電路結構示意圖lla為傳統動態D觸發器電路結構示意圖llb為改進後的動態D觸發器電路結構示意圖。
其中有輸入緩衝級IO、原始輸入時鐘信號CKI、緩衝後的輸入時鐘信號CKB，半周期延遲線HCDL20、匹配延遲線30、半周期延遲時鐘信號CKD、匹配延時時鐘信號CKM、 RS觸發器40、校準時鐘信號CKO、施密特觸發器101、反相緩衝器102、半周期延遲線單元HCDLU201、半周期延遲線單元正向延遲線輸入端DLI、半周期延遲線單元延遲線使能輸入端ENI、平-周期延遲線單元反向延遲線輸出端HCDLO、傳統基本延遲單元、改進基本延遲單元202、^周期延遲線單元正向延遲線輸出端DLO、半周期延遲線單元延遲線使能輸出端ENO、半周期延遲線單元邊沿檢測輸出端CO、半周期延遲線單元邊沿檢測輸入端CI、半周期延遲線單元反向延遲線輸入端HCDLI、半周期延遲線單元時鐘信號輸入端CK、鎖存器203、 2-1數據選擇器401、傳統動態D觸發器、改進動態D觸發器402。
具體實施例方式
以下將結合附圖和具體實例對本發明進行詳細說明。
該電路中輸入緩衝級10的輸入端接待校準的原始輸入時鐘信號CKI;輸入緩衝級10的輸出端信號為緩衝後的輸入時鐘信號CKB，該信號被同時連接至半周期延遲線HCDL20的時鐘輸入端和匹配延遲線30的時鐘輸入端；半周期延遲線
HCDL 20的輸出端信號即半周期延遲時鐘信號CKD，以及匹配延遲線30的輸出端信號即匹配延時時鐘信號CKM分別接RS觸發器40的復位輸入端R和置位輸入端S; RS觸發器40的輸出端Q處信號即為校準後的具有50%佔空比校準時鐘信號CKO;輸入緩衝級10的作用是保障時鐘信號對後續電路的扇出能力；半周期延遲線HCDL 20用於產生相對於輸入時鐘信號'CKB有半個周期延時的半周期延遲時鐘信號CKD;匹配延遲線30用於對輸入時鐘信號CKB進行適當的延時得到匹配延時時鐘信號CKM，該延時用來匹配半周期延遲線20引入的延時誤差；RS觸發器40使用上升沿相差恰為半個周期的半周期延遲時鐘信號CKD和匹配延時時鐘信號CKM,使用上升沿觸發原理，合成具有50W佔空比的校準時鐘信號CK0。
所述的輸入緩衝級10由施密特觸發器101和一至若干級反相緩衝器102首尾依次串聯而成，反相緩衝器102逐級放大，以獲得足夠的扇出驅動能力。
所述的半周期延遲線HCDL 20由一至若干級半周期延遲線單元HCDLU 201依次串聯而成；串聯方法為第一級半周期延遲線單元HCDLU 201的第一信號輸入端即正向延遲線輸入端DLI接半周期延遲線HCDL 20輸入端的輸入時鐘信號CKB，第一級半周期延遲線單元HCDLU201的第二信號輸入端即延遲線使能輸入端ENI接高電平，第一級半周期延遲線單元HCDLU201的第三信號輸出端即反向延遲線輸出端HCDL0接基本延遲單元202的第一延遲輸入信號端IN1;此後各級半周期延遲線單元HCDLU 201的第一信號輸入端即正向延遲線輸入端DLI接前一級半周期延遲線單元HCDLU 201的第一信號輸出端即正向延遲線輸出端DLO,第二信號輸入端即延遲線使能輸入端ENI接前一級的第二信號輸出端即延遲線使能輸出端ENO,第四信號輸出端即邊沿檢測輸出端CO接前一級的第四信號輸入端即邊沿檢測輸入端CI，第三信號輸出端即反向延遲線輸出端HCDLO接前一級的第五信號輸入端即反向延遲線輸入端HCDLI;最後一級的第四信號輸入端邊沿檢測輸入端CI與第五信號輸入端即反向延遲線輸入端HCDLI接低電平；所有半周期延遲線單元HCDLU 201的第三信號輸入端即時鐘信號輸入端CK接半周期延遲線HCDL 20輸入端的輸入時鐘信號CKB;所有半周期延遲線單元HCDLU 201中上文未提及的信號輸入和輸出端懸空；基本延遲單元202的第二延遲信號輸入端IN2接低電平，使能信號輸入端EN接高電平，延遲信號輸出端OUT即為半周期延遲線HCDL 20輸出端半周期延時時鐘信號CKD。
所述的匹配延遲線30由三輸入與非門和反相緩衝器102級聯而成；三輸入與非門的第一、第二輸入端接高電平，第三輸入端接匹配延遲線30的輸入時鐘信號CKB;反相緩衝器102輸出為匹配延遲線30匹配延時時鐘信號CKM。
所述的RS觸發器40中，2-1數據選擇器的第一時鐘信號輸入端即半周期延遲時鐘信號CKD和第二時鐘信號輸入端即匹配延遲時鐘信號CKM分別接RS觸發器40同名信號半周期延遲時鐘信號CKD和匹配延時時鐘信號CKM; 2-1數據選擇器選擇時鐘信號輸出端CKS接D觸發器402的時鐘輸入端CK; D觸發器的數據輸出端Q接第一反相緩衝器102的輸入端和第二反相緩衝器102的輸入端;第一反相緩衝器102的輸出端接D觸發器的數據輸入端D和第三反相緩衝器的輸入端；第二反相緩衝器102的輸出端接2-1數據選擇器的選擇信號輸入端SEL;第三反相緩衝器的輸出端接RS觸發器40的校準後的校準時鐘信號CKO。
本發明中的半周期延遲線是實現佔空比校準的關鍵。如圖4所示，輸入到半周期延遲^中的經過緩衝的輸入時鐘信號CKB首先在由基本延遲單元的組成的正向延遲線中向右傳播。當下一個外部時鐘信號到來時，已經在正向延遲線中傳播了一個時鐘周期的時鐘信號經一系列判決和選通電路進入反向延遲線中向左傳播。電路結構的設計使時鐘信號在反向延遲線中傳播所經過的基本延遲單元數恰好為正向延遲線中所經過基本延遲單元數的一半，從而實現時鐘信號經過正反向延遲線傳播後總共恰好經歷1. 5個時鐘周期時間，從而與經過緩衝的原始時鐘信號產生半周期的相位差。RS觸發器使用經過緩衝的原始輸入時鐘信號和該半周期
7延遲時鐘信號使用邊沿觸發交替進行置位和復位，合成具有50%佔空比的校準輸出時鐘信號 CK0。完成佔空比校準電路工作波形如圖2所示意。
1、 輸入緩衝級
由於半周期延遲線的要求時鐘信號具有較大的驅動能力，本發明利用施密特觸發器和多 級反相緩衝器構成輸入緩衝級，如圖3(a)所示，本實例中使用3級反相器作為緩衝放大級。
施密特觸發器的電路結構如圖3(b)所示，其作用在於增強輸入的抗幹擾能力。施密特 觸發器的高低翻轉閾值可以通過調整電路中相關M0S管的寬長比調節。
多級反相緩衝器由尺寸逐級放大的反相器鏈構成。每級反相電路結構如圖3(b)所示， 但器件尺寸逐級放大。設反相器鏈級數為N,級間尺寸比例係數為k,反相器鏈最終扇出耍 求為F。
則電路設計要求為A:"2F
反相器鏈總延遲時間為r ^ WV
總版圖面積為^ = *(1二2 )SQ，其中S。為基本反相器版圖面積。
恰當選擇k和N，可Aii衝級10的總延遲時間T與總版圖面積S之間取得折衷。.
2、 半周期延遲線
半周期延遲線由若干級半周期延遲線單元依次串聯而成，如圖4所示。其中，每一級平 周期延遲線單元(圖5)中的正向延遲線輸入端DLI和正向延遲線輸出端DLO以及它們之間 的兩個基本延遲單元，共同組成輸入時鐘信號的正向延遲線。輸入時鐘信號CKB的每一個上 升沿都將在正向延遲線中激發一個向右傳播的正窄脈衝。而每一級半周期延遲線單元(圖5) 中的反向延遲線輸入端HCDLI和反向延遲線輸出端HCDL0以及它們之間的一個基本延遲單 元，共同組成輸入時鐘信號的反向延遲線。反向延遲線中任何一個基本延遲單元的IN2輸入 端獲得一個正脈衝時，都將在反向延遲線中激發一個向左傳播的正窄脈衝。
當下一個輸入時鐘信號CKB的上升沿到來時，假設在正向延遲線中由上一個輸入時鐘信 號CKB上升沿激發的正窄脈衝傳播到第k個半周期延遲線單元，由於鎖存器電路結構被設計 為高電平鎖存，則第k級、第k+l級半周期延遲線單元中的鎖存器鎖存到的數據分別為".1" 和"0"。第k+l級半周期延遲線單元中的鎖存器鎖存到的數據"0"經過反向後通過第'k+l 級半周期延遲線單元的邊沿檢測輸出端C0和第k級半周期延遲線單元的邊沿檢測輸入端CI 傳遞至第k級半周期延遲線單元的三輸入與非門的第三信號輸入端，此時第k級半周期延遲 線單元中的三輸入與非門將滿足所有輸入端均為高電平而輸出低電平。該低電平通過與之相 連的反相器反相後在本級的反向延遲線基本延遲單元的IN2端激發一個向左傳播的正脈衝。 並且，該正脈衝傳播到半周期延遲線中第一個半周期延遲單元的HCDLO端時，經過的基本延 遲單元數恰好為激發該脈衝的正向延遲線中正脈衝經過基本延遲單元數的一半，而半周期延 遲線中除所有半周期延遲單元外額外的一個基本延遲單元用於匹配第k級半周期延遲線單 元中鎖存器的傳播延時，從而更為精確的實現半周期延遲的功能。
第k級半周期延遲線單元中的三輸入與非門和與之相連的反相器在本級的反向延遲線 基本延遲單元的IN2端激發一個向左傳播的正脈衝的同時,將產生一個使能禁止信號通過每 一級半周期延遲線單元中的使能信號輸入端ENI、使能信號輸出端EN0和它們之間的二輸.入 與門共同構成的使能信號鏈向第k級之後的所有半周期延遲線單元傳播，用於禁止多餘的正脈衝繼續在正向或反向延遲線中繼續傳播。
基本延遲單元是半周期延遲線的關鍵單元。傳統的基本延遲單元如圖6(a)所示，由與 非門和非門串聯而成。由於CMOS工藝中P管與N管性能失配的客觀存在，時鐘信號在這種 基本延遲單元中傳播時，其前後沿的傳播速度並不相等。這種速度差異經過逐級積累輕則導 致電路校準i靈差增大，性能劣化；重則導致在延遲線中傳播的正窄脈衝或負窄脈衝消失，使 電路無法工作。
改進的基本延遲單元如圖6(b)所示，當第一延遲信號輸入端IN1節點為低時，N4的柵 極被預充電到高。當第一延遲信號輸入端IN1節點產生一個上升沿的瞬間，N3的柵極被充 電到高，此時N4的柵極的預充電荷尚未被充分洩放，從而N3和N4同時導通。若此時基本 延遲單元使能信號EN為有效電平(高電平)，則N7也導通，P4和N8柵極被放電至低電平。 而在第一延遲信號輸入端IN1信號的持續低電平或高電平階段、第一延遲信號輸入端IN1 信號的下降沿時刻，或基本延遲單元使能信號EN的低電平階段，均無法滿足N3、 N4、 N7 同時導通的條件，此時P4和N8柵極將由二極體接法的Pl逐漸充電至高電平。總體而言， 當基本延遲單元使能信號EN為高電平時，第一延遲信號輸入端IN1信號的一個上升沿將會 在P4和N8柵極產生一個負脈衝。該負脈衝經過P4 P6， N8 N10構成的三級反相器整形並 反相後生成一個邊沿較為理想的正脈衝作為此基本延遲單元的延遲輸出信號。將P2、 Nl、 N3、 N4保持它們之間的相互連接關係複製一份分別記為P3、 N2、 N5、 N6，並將N5的漏極D 與N3的漏極D相連，N6的源極S與N4的源極S相連，P3柵極所連節點命名為IN2。即可 實現特性與IN1相同，邏輯上與IN1信號相或的第二延遲信號輸入端IN2信號的傳播路祭。 改進的基本延遲單元其優點在於，對於在由此構成的延遲線中傳播的正脈衝，其脈寬可以穩 定的維持在一個適當值，並且脈寬的具體寬度並不影響電路的性能。同時，在正反向延遲線 中，均由脈衝的上升沿的傳播延時作為整個延遲線的傳播延遲，使正反向延遲線具有較好的 一致性。
圖7為全貨存器電路結構示意圖。該鎖存器電路結構的特徵在於第一級為輸入級由P 管P1、 P2和N管N1依次串聯而成；P1的源極S接電源正極，P1的漏極D接P2的源極S， P2的漏極D接Nl的漏極D， Nl的源極S接電源負極。Pl和Nl的柵極G接數據輸入D, P2 的柵極G接鎖存信號輸入LE。第二級為存儲級有P管P3和N管N2構成；P3的源極S接電 源止極，P3的漏極D接N2的漏極D， N2的源極S接電源負極。P3的柵極G接Pl的漏極D ， N2的柵極G接Nl的漏極D。 P管P4與N管N3、 P管P5與N管N4分別按照圖3 (c)結構示 意組成兩級反相緩衝器並相互串聯，將P3的漏極D與N2的漏極D節點的輸出信號反相兩次 分別得到反相輸出信號QN和同相輸出信號Q。使用兩級反相器的目的在於，使輸出波形邊 沿更為陡峭，接近於理想數位訊號。
根據圖7，同時參照圖4和圖5的結構示意每一級半周期延遲線單元中的鎖存器均使 ffl原始輸入時鐘信號CKB作為鎖存信號LE，將正向延遲線中傳播的正脈衝信號作為數據信 號D。 一些與本發明相關的佔空比校準方案中，使用圖ll(a)所示的D觸發器代替本發明中 的鎖存器，並且將原始輸入時鐘信號CKB作為數據信號D，而將正向延遲線中傳播的正脈衝 信號作為時鐘信號CK。該傳統方案的缺點在於，當原始輸入時鐘信號CKB的佔空比小於兩 個基本延遲單元的延時時間時，將可能導致"丟失"一個周期的時鐘。而本發明中使用原始 輸入時鐘信號CKB作為鎖存信號可以有效避免這種情況發生。同時，本發明中的鎖存器在設計過程中充分考慮到了降低輸入時鐘信號CKB信號的扇出負載，將鎖存信號LE的輸入負載 降低到了僅一個PMOS管。對系統提高性能，降低功耗起到了積極的作用。
3、 匹配延遲線
匹配延遲線(圖8)使用與圖5所示的半周期延遲線單元中的三輸入與非門和與之相連 的非門相同的電路結構，用於匹配半周期延遲線單元中在信號傳播路徑中由上述兩部分電路 引入的固定延時誤差。
4、 RS觸發器
合成具有50%佔空比的校準時鐘信號CK0的RS觸發器的設計關鍵在於使從置位端到輸 出端、以及從復位端到輸出端路徑延時更精確的匹配。本發明使用如圖9所示的結構來實現 所需功能。
2-1數據選擇器根據選擇信號輸入端SEL信號來選擇半周期延遲時鐘信號CKD或者匹配 延時時鐘《言號CKM信號作為D觸發器的輸入時鐘。當D觸發器輸出為高時，校準時鐘信號 CK0輸出為高；此時2-l數據選擇器的選擇信號輸入端SEL為低，將選中半周期延遲時鐘信 號CKD信號作為2-1數據選擇器輸出端信號，也即D觸發器的時鐘輸入端信號。當半周期延 遲時鐘信號CKD產生上升沿時，將使D觸發器翻轉，使校準時鐘信號CKO輸出信號變低，實 現復位功能。相反，當D觸發器輸出為低時，校準時鐘信號CKO輸出為低；此時選擇信號輸' 入端SEL為高，將選中匹配延時時鐘信號CKM信號作為2-1數據選擇器輸出端信號，也即D 觸發器的時鐘輸入端信號。當匹配延時時鐘信號CKM產生上升沿時，將使D觸發器翻轉，使 校準時鐘信號CKO輸出信號變高，實現置位功能。
本發明使用如圖10所示的電路結構來實現2-1數據選擇器功能。該電路結構中，半周 期延遲時鐘信號CKD信號和匹配延時時鐘信號CKM信號具有完全相等的地位。同時，本發明 使用兩個反相器來分別隔離D觸發器輸出端和D觸發器輸入端以及2-1數據選擇器的SEL 輸入端的連接。以抑制上述兩個輸入端在整個RS觸發器處於置位和復位兩種情況下輸入負 載的輕微變化帶來的從置位端到輸出端、以及從復位端到輸出端路徑延時的失配。
傳統的動態D觸發器使用如圖ll(a)的電路形式，該結構的缺點在於，當數據輸入端D 輸入持續為低時，在每次時鐘信號CK的上升沿，由於預充電節點A不能立刻放電到低，將 導致N4和N5的短暫同時導通，使反向數據輸出QN端產生一個有害的負脈衝毛刺。
本發明提出的改進電路結構如圖ll(b)所示。該改進電路結構與圖ll(a)所示的傳統電 路的差異在於去除傳統電路圖11 (a)中的N4，將N5的漏極D直接連接到P4的漏極D; 同時打斷節點A至N5柵極的連接，插入N6;恥的漏極D接節點A， N6的源極S接N5管的 柵極，N6的柵極接時鐘信號CK。該電路結構使用CK信號作為預充電節點到N5柵極信號傳 播的門控信號，可適度延後預充電節點A對N5柵極的控制作用。由於N6的導通在任何情況 卜—都不會早於N3，因此，在N6導通時，能保證預充電節點A已經達到穩定狀態，從而消除 D觸發器的輸出毛刺。
權利要求
1. 一種數字時鐘佔空比校準電路，其特徵在於該電路中輸入緩衝級(10)的輸入端接待校準的原始輸入時鐘信號(CKI)；輸入緩衝級(10)的輸出端信號為緩衝後的輸入時鐘信號(CKB)，該信號被同時連接至半周期延遲線HCDL(20)的時鐘輸入端和匹配延遲線(30)的時鐘輸入端；半周期延遲線HCDL(20)的輸出端信號即半周期延遲時鐘信號(CKD)，以及匹配延遲線(30)的輸出端信號即匹配延時時鐘信號(CKM)分別接RS觸發器(40)的復位輸入端R和置位輸入端S；RS觸發器(40)的輸出端Q處信號即為校準後的具有50％佔空比校準時鐘信號(CKO)；輸入緩衝級(10)的作用是保障時鐘信號對後續電路的扇出能力；半周期延遲線HCDL(20)用於產生相對於輸入時鐘信號(CKB)有半個周期延時的半周期延遲時鐘信號(CKD)；匹配延遲線(30)用於對輸入時鐘信號(CKB)進行適當的延時得到匹配延時時鐘信號(CKM)，該延時用來匹配半周期延遲線(20)引入的延時誤差；RS觸發器(40)使用上升沿相差恰為半個周期的半周期延遲時鐘信號(CKD)和匹配延時時鐘信號(CKM)，使用上升沿觸發原理，合成具有50％佔空比的校準時鐘信號(CKO)。
2. 根據權利要求1所述的數字時鐘佔空比校準電路，其特徵在於所述的輸入緩衝級(IO) 由施密特觸發器(101)和一至若干級反相緩衝器(102)首尾依次串聯而成，反相緩衝器(102) 逐級放大，以獲得足夠的扇出驅動能力。 ..
3. 根據權利要求1所述的數字時鐘佔空比校準電路，其特徵在於所述的半周期延遲線 HCDL (20)由一至若干級半周期延遲線單元HCDLU (201)依次串聯而成；串聯方法為第 一級半周期延遲線單元HCDLU (201)的第一信號輸入端即正向延遲線輸入端(DLI)接半周 期延遲線HCDL (20)輸入端的輸入時鐘信號(CKB),第一級半周期延遲線單元HCDLU (201) 的第二信號輸入端即延遲線使能輸入端(ENI)接高電平，第一級半周期延遲線單元HCDLU(201)的第三信號輸出端即反向延遲線輸出端(HCDLO)接基本延遲單元(202)的第一延 遲輸入信號端INI;此後各級半周期延遲線單元HCDLU (201)的第一信號輸入端即正向延遲 線輸入端(DLI)接前一級半周期延遲線單元HCDLU (201)的第一信號輸出端即正向延遲線 輸出端(DLO),第二信號輸入端即延遲線使能輸入端(ENI)接前一級的第二信號輸出端即 延遲線使能輸出端(ENO)，第四信號輸出端即邊沿檢測輸出端(CO)接前一級的第四信號輸 入端即邊沿檢測輸入端(CI)，第三信號輸出端即反向延遲線輸出端(HCDLO)接前一級的第 五信號輸入端即反向延遲線輸入端(HCDLI);最後一級的第四信號輸入端邊沿檢測輸入端(CI)與第五信號輸入端即反向延遲線輸入端(HCDLI)接低電平；所有半周期延遲線單元 HCDLU (201)的第三信號輸入端即時鐘信號輸入端(CK)接半周期延遲線HCDL (20)輸入 端的輸入時鐘信號(CKB);所有半周期延遲線單元HCDLU (201)中上文未提及的信號輸入和輸出端;&空'，基本延遲單元(202)的第二延遲信號輸入端IN2接低電平，使能信號輸入 端EN接高電平，延遲信號輸出端OUT即為半周期延遲線HCDL (20)輸出端半周期延時時鐘 信號(CKD)。
4. 根據權利要求1所述的數字時鐘佔空比校準電路，其特徵在於所述的匹配延遲線(30) 由三輸入與非門和反相緩衝器(102)級聯而成；三輸入與非門的第一、第二輸入端接高電 平，第三輸入端接匹配延遲線(30)的輸入時鐘信號(CKB);反相緩衝器(102)輸出為匹 配延遲線(30)匹配延時時鐘信號(CKM)。
5. 根據權利要求1所述的數字時鐘佔空比校準電路，其特徵在於所述的RS觸發器(40) 中，2-1數據選擇器的第一時鐘信號輸入端即半周期延遲時鐘信號端(CKD)和第二時鐘信 號輸入端即匹配延遲時鐘信號端(CKM)分別接RS觸發器(40)同名信號端即半周期延遲時 鍾信號(CKD)和匹配延時時鐘信號(CKM); 2-1數據選擇器選擇時鐘信號輸出端CKS接_ D 觸發器(402)的時鐘輸入端(CK); D觸發器的數據輸出端Q接第一反相緩衝器(102)的 輸入端和第二反相緩衝器(102)的輸入端；第一反相緩衝器(102)的輸出端接D觸發器的 數據輸入^il D和第三反相緩衝器的輸入端；第二反相緩衝器(102)的輸出端接2-l數據選 擇器的選擇信號輸入端SEL;第三反相緩衝器的輸出端接RS觸發器(40)的校準後的校準 時鐘信號(CKO)。
全文摘要
數字時鐘佔空比校準電路主要應用於高速數據通信系統及數位訊號處理系統中(例如高速數據存儲器、流水線型處理器等)對系統時鐘的佔空比進行校正，該電路中輸入緩衝級(10)的輸入端接待校準的原始輸入時鐘信號(CKI)；輸入緩衝級(10)的輸出端信號為緩衝後的輸入時鐘信號(CKB)，半周期延遲線HCDL(20)的輸出端信號即半周期延遲時鐘信號(CKD)，以及匹配延遲線(30)的輸出端信號即匹配延時時鐘信號(CKM)分別接RS觸發器(40)的復位輸入端R和置位輸入端S；RS觸發器(40)的輸出端Q處信號即為校準後的具有50％佔空比校準時鐘信號(CKO)；輸入緩衝級(10)的作用是保障時鐘信號對後續電路的扇出能力。
文檔編號H03K5/156GK101478300SQ200910029129
公開日2009年7月8日 申請日期2009年1月6日 優先權日2009年1月6日
發明者俊 餘, 吳建輝, 其 張, 萌 張, 紅 李, 顧俊輝, 龍善麗 申請人:東南大學