一種優化嵌入式stt-ram性能與硬體耗費的異構設計方法
2023-05-30 15:29:51 2
專利名稱：一種優化嵌入式stt-ram性能與硬體耗費的異構設計方法
技術領域：
本發明涉及新型存儲器技術與計算機存儲體系結構設計方法，具體涉及一種異構設計策略與方法，用以優化高性能處理器和移動終端SoC晶片中嵌入式自旋力矩轉移隨機存儲器的整體性能與硬體耗費。
背景技術：
自旋力矩轉移隨機存儲器(Spin-Torque Transfer Random Access Memory,以下簡稱STT-RAM)作為新一代磁電阻隨機存儲器(Magnetic RAM)技術是最受業界關注的新型存儲技術之一。與傳統存儲器技術相比，STT-RAM具有非易失、存儲密度高、可微縮能力強、 讀寫速度快和靜態功耗低等多種優點，具有作為系統級晶片(System on Chip，SoC)和高性能處理器中的通用存儲器(Universal Memory)的潛力。採用STT-RAM作為系統級晶片和處理器的嵌入式存儲器有諸多技術優點。一方面，STT-RAM的存儲密度高，可有效提高片上存儲器的容量，緩解日益嚴重的「存儲牆」問題；另一方面，STT-RAM的存儲陣列幾乎沒有漏電功耗，因此還可進一步緩解高性能晶片 (特別是電池供電系統晶片)在功耗與熱設計等方面的瓶頸。再者，STT-RAM的由於其非易失性，還可取代NOR或NAND快閃記憶體存儲器，為系統級晶片提供非易失性存儲和快速熱啟動 (instant-on)等功能。因此，STT-RAM的目標是通用存儲器，它有可能改變傳統晶片系統中靜態隨機存儲器、動態隨機存儲器和非易失性的快閃記憶體存儲器等多種存儲工藝技術並存的現狀，為系統級晶片提供單一存儲工藝的完整解決方案。但是，STT-RAM作為通用存儲器在技術上還存在一定的制約。首先，STT-RAM雖然具有非易失性、靜態功耗極低，但它的寫延遲和動態功耗都比較大，難以用做需要高速並頻繁訪問的嵌入式存儲模塊；而一些減小STT-RAM寫延遲和功耗的技術方法又會造成 STT-RAM失去非易失性。其次，STT-RAM的讀寫延遲不一致，這與傳統靜態隨機存儲器的讀寫不同，給存儲架構的設計帶來新的挑戰。因此，僅採用相同的電路和結構來設計STT-RAM， 難以滿足系統級晶片對存儲特性的多樣性需求，無法實現使STT-RAM成為系統級晶片中通用存儲器技術的目標。通常的電子與晶片系統的存儲結構有多種不同的存儲特性需求，是由多種不同工藝技術的存儲器共同組成的多樣性存儲系統，它通常包括靜態隨機存儲器(Static Random Access Memory, SRAM)、動態隨機存儲器(Dynamic Random Access Memory, DRAM)禾口快閃記憶體存儲器(NOR或NAND Flash Memory)三大類存儲器。其中 靜態隨機存儲器具有存儲速度快和可片上集成的優點，主要作為嵌入式存儲器為運算處理單元提供可高速訪問的存儲單元。但由於靜態隨機存儲器存儲密度低且漏電功耗大，已逐漸成為系統級晶片設計的主要瓶頸。 動態隨機存儲器具有存儲密度高和訪問速度較快的優點，主要作為外部存儲器為運算處理單元提供大容量的運行數據空間。但動態隨機存儲器需要不斷的刷新以保持數據不丟失，能量耗費大。
快閃記憶體存儲器具有存儲密度高和非易失性的優點，主要作為程序或數據存儲器使用，為晶片提供大容量掉電不丟失的數據存儲空間。但快閃記憶體存儲器編程控制複雜，且存取速度慢，為系統晶片設計帶來一定的複雜度。加工工藝完全不同的多種存儲器晶片在給電子系統帶來了額外的封裝與系統集成耗費的同時，也成為系統性能提升的主要技術制約。儘管STT-RAM作為一種具有通用特徵的存儲器技術有望為系統級晶片提供完整的存儲解決方案，但是採用傳統同構設計策略的STT-RAM難以滿足系統級晶片對存儲的多樣性要求。因此，在相同的存儲工藝基礎上，設計存儲特性不同的STT-RAM對系統級晶片有非常重要的意義。
發明內容
本發明的目的在於提出一種異構設計策略，在單一的存儲工藝下使STT-RAM能靈活滿足系統級晶片對存儲的多樣性需求，即能同時滿足運算處理單元對高速、低功耗、大容量和非易失性存儲的要求，並能在此基礎上能進一步優化STT-RAM存儲系統的性能與硬體耗費。為了實現上述任務，本發明採取一種異構的設計策略在不改變STT-RAM工藝流程的條件下，採用不同的結構和電路來設計存儲特性完全不同的STT-RAM存儲模塊，來分別滿足運算處理單元多樣的存儲需求。從而實現僅採用STT-RAM技術就能滿足系統級晶片的需求，減少存儲晶片的使用，增加系統級晶片片上集成的存儲器容量，進一步優化 STT-RAM的性能與硬體耗費。實現該異構設計策略的具體方法主要包括 在同一晶片設計中，在STT-RAM存儲單元中選擇不同的控制nMOS電晶體大小， 從而使同一晶片中的STT-RAM具備不同的讀延遲和寫延遲比例。增大nMOS電晶體可減小 STT-RAM的寫延遲同時增加讀延遲；減小nMOS電晶體可減小STT-RAM的讀延遲同時增加寫延遲。 在同一晶片設計中，在STT-RAM存儲單元中選擇不同的磁通道結自由層面積， 從而使同一晶片中的STT-RAM單元同時具備易失性和非易失性。對於非易失性的STT-RAM， 其寫速度慢且能耗大，但可保存數據；對於易失性的STT-RAM，其寫速度快且能耗低，但數據會隨時間而丟失，需要不斷的刷新操作來保持數據完整性。 在同一晶片設計中，對STT-RAM存儲陣列選擇不同的陣列大小，從而使同一晶片中的STT-RAM陣列同時具備不同的延遲水平和存儲密度。增大STT-RAM陣列，將同時增加STT-RAM陣列的讀寫延遲，但會獲得更高的存儲密度；減小STT-RAM陣列，將同時減少 STT-RAM陣列的讀寫延遲，但也會減小STT-RAM的存儲密度。通過採用上述的異構設計策略與三種實現方法，可實現在系統級晶片上採用相同 STT-RAM工藝設計存儲特性相異的STT-RAM存儲陣列。從而使多種存儲特性不同的STT-RAM 存儲陣列集成於同一顆晶片上，以充分滿足系統級晶片對存儲模塊要求的多樣性。與已有技術相比，本發明的技術優勢與效果體現在1.在不改變製造工藝的前提下，通過異構設計實現多種存儲特性不同的STT-RAM 存儲陣列在同一晶片中集成，可滿足系統級晶片或高性能處理器對存儲的多樣性需求。2.在滿足系統級晶片的存儲多樣性需求的條件下，本發明的STT-RAM解決方案可為系統提供高速、低功耗和非易失性的存儲結構，充分發揮STT-RAM多方面的技術優勢。
3.本發明的STT-RAM解決方案可改變傳統存儲系統需要多種存儲工藝和多個晶片集成的現狀，顯著減少電子系統的封裝和板級硬體耗費，進一步有利於系統的小型化與便攜設計。
圖1為STT-RAM單元結構和STT-RAM單元異構設計方法示意圖。圖2為STT-RAM陣列異構設計方法示意圖。圖3為採用傳統存儲技術的智慧型手機存儲系統示意。圖4為採用STT-RAM異構設計策略的智慧型手機存儲系統示意圖。圖5為採用STT-RAM異構設計策略的STT-RAM與靜態隨機存儲器混合的智慧型手機存儲系統示意圖。
具體實施例方式以下結合附圖和實施例對本發明作進一步的詳細說明。圖1所示是STT-RAM的存儲單元結構。通常，每個STT-RAM存儲單元由一個磁通道結(Magnetic Tunneling Junction,MTJ)和一個控制nMOS電晶體組成。而磁通道結是由上下兩層鐵磁層和中間的氧化層組成。其中一層鐵磁層的磁場方向可以在電流的作用下發生改變，被稱作自由層。而另一層的鐵磁層的磁場方向固定不變，被稱作固定層。在STT-RAM 存儲單元級別上，本發明提出兩種異構設計方法。1.通過減小磁通道結自由層的面積，可減小磁通道結寫延遲和能耗，但會使磁通道結成為易失性存儲介質。因此，可以在不改變製造工藝的基礎上，通過改變磁通道結自由層的面積，使易失性和非易失性的STT-RAM都集成於同一晶片中。2.通過增大nMOS電晶體，可提高STT-RAM單元的寫速度，但會同時降低讀速度。 因此，可以在不改變製造工藝的基礎上，通過改變nMOS電晶體的大小，使不同讀寫速度的 STT-RAM都集成於同一晶片中。圖2所示是STT-RAM陣列異構設計方法。通過調整每個STT-RAM陣列的大小可以改變STT-RAM的讀寫訪問速度。當減小STT-RAM陣列大小時，STT-RAM的讀寫延遲也相應減小，但會因為降低了外設電路的復用性而降低STT-RAM的存儲密度。因此，可以在不改變製造工藝的基礎上，通過改變STT-RAM陣列的大小，使不同存儲密度和訪問速度的STT-RAM 都集成於同一晶片上。以下以智慧型手機系統為例，解釋本發明的具體實施方式
。圖3所示為智慧型手機系統中的存儲器解決方案。智慧型手機系統主要包括基帶處理器、應用處理器和媒體處理器三個部件。而智慧型手機系統的存儲架構是由多種工藝不同的存儲技術組成的。其中 基帶處理器內部集成嵌入式的靜態隨機存儲器，外部使用了非易失性的NOR快閃記憶體存儲器和易失性的偽靜態隨機存儲器(Pseudo SRAM)。 應用處理器內部集成嵌入式的靜態隨機存儲器作為高速緩存或寄存器，外部使用了 NOR快閃記憶體存儲器、NAND快閃記憶體存儲器和低功耗雙倍數據率同步動態隨機存儲器(DDR SDRAM)。
媒體處理器內部集成嵌入式靜態隨機存儲器作為高速緩存或寄存器，外部使用了低功耗雙倍數據率同步動態隨機存儲器作為視頻圖像處理的幀存儲。因此，智慧型手機的存儲系統是有著多種不同的存儲特性需求、由多種存儲技術共同組成的多樣性系統，它包括了靜態隨機存儲器(SRAM)、動態隨機存儲器(DRAM和PSRAM) 和快閃記憶體存儲器(NOR和NAND)三大類存儲器。智慧型手機系統中的多種存儲器技術共存的現狀一方面有效的滿足運算處理單元不同的存儲需求，而另一方面也給系統的設計帶來難度。多種存儲晶片顯著增加了系統板級成本，阻礙了產品的小型化。同時，新採用的系統級封裝(System in Package, SiP)和多晶片封裝(Multiple Chip I^ckag^MCP)等高級封裝技術在提高系統成本的同時也降低了整個系統的良率。圖4所示為採用本發明提出的STT-RAM異構設計策略與方法的智慧型手機存儲系統示意圖。示例中，通過異構設計方法實現的STT-RAM主要分為三類1.第一類採取的技術方法是調節nMOS的大小使讀寫延遲平衡，選擇小陣列實現讀寫短延遲，減小磁通道結的自由層面積以減小寫延遲和寫能耗但使STT-RAM變成易失性存儲器件。這類STT-RAM適合高速頻繁的訪問，但無法保存數據，適合於替換晶片原有的靜態存儲器單元。2.第二類採取的技術方法是調節nMOS的大小使讀寫延遲平衡，選擇大陣列實現較高的存儲密度，調節磁通道結的自由層面積保證STT-RAM的非易失性。這類STT-RAM適合較頻繁的訪問，適合於替換晶片原有的外存和幀存儲(動態隨機存儲器)，同時可以提供掉電不丟失數據的特性，適合快速熱啟動。3.第三類採取的技術方法是調節nMOS的大小使STT-RAM讀速度快而寫速度較慢，採用非常大的陣列使STT-RAM具有高存儲密度，保證STT-RAM的非易失性。這類STT-RAM 適合於存儲較少更新的代碼或參數數據，可用來代替NOR快閃記憶體和一部分的NAND快閃記憶體的作用。對於晶片內部分運算處理模塊對訪問速度要求很高的情況，本發明提出的異構 STT-RAM設計還可以與靜態隨機存儲器組合為系統級晶片提供嵌入式存儲器的解決方案。 該方案如圖5所示。通過異構設計策略與方法，STT-RAM使單一工藝的存儲技術實現了多種不同的存儲特性，滿足了智慧型手機系統級晶片對存儲系統的多樣性需求，更使智慧型手機的具備了極低漏電功耗和快速熱啟動功能。同時，由於STT-RAM使不同存儲特性的器件都集成於一顆晶片，採用STT-RAM技術的手機將顯著減少封裝、測試和板級設計的成本，進一步促進智慧型手機的小型與便攜化。
權利要求
1.一種嵌入式STT-RAM存儲器的異構設計方法，其特徵在於在不改變STT-RAM工藝流程的條件下，採用不同的結構和/或電路來設計存儲特性不同的STT-RAM存儲器；根據運算處理模塊的存儲需求將上述存儲特性不同的STT-RAM存儲器集成在同一顆晶片中。
2.根據權利要求1所述方法，其特徵在於通過改變所述STT-RAM的存儲單元內磁通道結自由層的面積和/或nMOS電晶體的大小來設計存儲特性不同的STT-RAM存儲器。
3.根據權利要求1或2所述方法，其特徵在於通過改變所述STT-RAM的存儲陣列的大小來設計存儲特性不同的STT-RAM存儲器。
4.根據權利要求2所述方法，其特徵在於通過增大nMOS電晶體以減小存儲單元的寫延遲；減小nMOS電晶體以減小STT-RAM存儲單元的讀延遲。
5.根據權利要求2所述方法，其特徵在於通過減小磁通道結自由層的面積，以減小存儲單元的寫延遲和能耗；增大磁通道結自由層的面積，以使STT-RAM具有非易失性。
6.根據權利要求3所述方法，其特徵在於通過增大所述STT-RAM存儲陣列，以獲得更高的存儲密度；減小所述STT-RAM存儲陣列，以減少讀寫延遲。
7.根據權利要求1-6任一項所述方法設計製造的STT-RAM存儲器晶片或集成STT-RAM 存儲器的晶片。
8.一種電子設備，其特徵在於，使用權利要求7所述STT-RAM存儲器晶片或集成 STT-RAM存儲器的晶片。
9.根據權利要求8所述的電子設備，其特徵在於所述電子設備還包括與所述STT-RAM 存儲器結合使用的其他存儲器。
10.根據權利要求8或9所述的電子設備，其特徵在於該電子設備為智慧型手機。
全文摘要
一種優化嵌入式自旋力矩轉移隨機存儲器性能與硬體耗費的異構設計方法，通過改變自旋力矩轉移隨機存儲器上存儲單元磁通道結自由層的面積、nMOS電晶體的大小和存儲器陣列的大小來改變自旋力矩轉移隨機存儲器的存儲特性，並將具有不同特性的存儲模塊集成於同一顆晶片內。本發明在不改變STT-RAM工藝流程的條件下，採用不同的結構和電路來設計存儲特性完全不同的STT-RAM模塊，以分別滿足運算處理單元多樣的存儲需求。從而實現僅採用STT-RAM技術就能滿足系統級晶片的需求，減少存儲晶片的使用，增加系統級晶片片上集成的存儲器容量，進一步優化STT-RAM的性能與硬體耗費。
文檔編號H01L43/12GK102569643SQ20111044878
公開日2012年7月11日 申請日期2011年12月28日 優先權日2011年12月28日
發明者孫宏濱, 張彤, 鄭南寧, 閩泰 申請人:西安交通大學