具有應變阱區的FinFET的製作方法

2023-05-31 06:28:11

具有應變阱區的FinFET的製作方法
【專利摘要】本發明公開了一種器件，包括襯底和位於襯底的一部分上方的隔離區。第一半導體區位於隔離區之間並且具有第一傳導帶。第二半導體區位於所述第一半導體區上方並與所述第一半導體區鄰接，其中第二半導體區包括高於隔離區的頂面的上部以形成半導體鰭。半導體鰭具有拉伸應變並且具有低於第一傳導帶的第二傳導帶。第三半導體區位於所述半導體鰭的頂面和側壁上並與之鄰接，其中所述第三半導體區具有比第二傳導帶高的第三傳導帶。本發明還公開了一種具有應變阱區的FinFET。
【專利說明】具有應變阱區的FinFET
【技術領域】
[0001]本發明涉及半導體【技術領域】，更具體地，涉及一種具有應變阱區的FinFET。
【背景技術】
[0002]金屬-氧化物-半導體(MOS)電晶體的速度與MOS電晶體的驅動電流緊密相關，該速度與MOS電晶體的溝道內的電荷的移動性更加緊密相關。例如，NMOS電晶體在其溝道區中的電子遷移率高時具有高驅動電流，而PMOS電晶體在其溝道區中的空穴遷移率高時具有高驅動電流。因此，包括組III和組V元素的鍺、矽鍺以及化合物半導體材料(以下指II1-V化合物半導體)是用於形成具有高電子遷移率和/或空穴遷移率的電晶體的好的候選。
[0003]鍺、矽鍺以及II1-V化合物半導體區亦可成為用於形成鰭式場效應電晶體(FinFET)的溝道區的有前景材料。現研究用於進一步提高流經FinFET的驅動電流的方法和結構。

【發明內容】

[0004]為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種器件，包括:
[0005]襯底；
[0006]位於所述襯底的一部分上方的隔離區；
[0007]位於所述隔離區之間的第一半導體區，所述第一半導體區具有第一傳導帶；
[0008]位於所述第一半導體區上方並與所述第一半導體區鄰接的第二半導體區，其中，所述第二半導體區包括高於所述隔離區的頂面的上部以形成半導體鰭，所述半導體鰭具有拉伸應變並具有低於所述第一傳導帶的第二傳導帶；以及
[0009]位於所述半導體鰭的頂面和側壁上方並與所述半導體鰭的頂面和側壁鄰接的第三半導體區，其中，所述第三半導體區具有比所述第二傳導帶高的第三傳導帶。
[0010]在可選實施例中，所述器件還包括:位於所述第三半導體區上方的柵極電介質；位於所述柵極電介質上方的柵電極；以及，位於所述半導體鰭的相對側上的源極區和漏極區。
[0011]在可選實施例中，所述第二半導體區的晶格常數比所述第一半導體區和所述第三半導體區的晶格常數小。
[0012]在可選實施例中，所述第一半導體區和所述第三半導體區包括矽鍺，並且具有比所述第二半導體區的鍺的原子百分比大的鍺原子百分比。
[0013]在可選實施例中，所述第二半導體區基本不摻雜P型雜質和η型雜質。
[0014]在可選實施例中，所述第三半導體區包括:基本不含η型雜質的第一未摻雜層，所述第一未摻雜層位於所述半導體鰭的側壁和頂面上；以及，位於所述第一未摻雜層上方的摻雜層，其中，所述摻雜層摻雜η型雜質。[0015]在可選實施例中，所述第三半導體區還包括覆蓋在所述摻雜層上方的第二未摻雜層，並且所述第二未摻雜層基本沒有η型雜質。
[0016]在可選實施例中，所述第一半導體區和所述第二半導體區之間的界面低於所述隔離區的頂面。
[0017]根據本發明的另一方面，還提供了一種器件，包括:
[0018]矽襯底；
[0019]延伸進所述矽襯底的一部分中的淺溝槽隔離(STI)區；
[0020]位於所述STI區之間並與所述STI區接觸的第一矽鍺(SiGe)區，其中，所述第一SiGe區具有第一鍺原子百分比；
[0021]位於所述第一 SiGe區上方的含矽區，所述含矽區的邊緣與所述第一矽鍺區的相應邊緣垂直對準，其中，所述含矽區具有拉伸應變；
[0022]與所述含矽區的頂面和側壁接觸的第二 SiGe區，所述第二 SiGe區具有第二鍺原子百分比，並且所述第一鍺原子百分比和所述第二鍺原子百分比高於所述含矽區的第三鍺原子百分比；
[0023]位於所述第二 SiGe區上方的柵極電介質；
[0024]位於所述柵極電介質上方的柵電極；以及
[0025]位於所述柵極電介質以及所述柵電極的相對側上的源極區和漏極區。
[0026]在可選實施例中，所述含矽區基本不摻雜η型雜質，並且所述第二 SiGe區包括:與所述第二 SiGe區的頂面和側壁接觸的第一部分；以及，位於所述第一部分上方的第二部分，所述第二部分的η型雜質濃度比所述第二 SiGe區的第一部分的η型雜質濃度高。
[0027]在可選實施例中，所述第一 SiGe區是鬆散的。
[0028]在可選實施例中，所述STI區的頂面高於所述第一 SiGe區和所述含矽區之間的界面。
[0029]在可選實施例中，所述含矽區基本不含鍺。
[0030]在可選實施例中，所述器件還包括位於所述第二 SiGe區上方的矽帽，其中，所述矽帽基本不含鍺。
[0031]根據本發明的又一方面，還提供了一種方法，包括:
[0032]使襯底位於兩個隔離區之間的部分凹陷以形成凹槽；
[0033]進行第一外延以在所述凹槽內生長第一半導體區，其中，所述第一半導體區是鬆散的；
[0034]進行第二外延以在所述凹槽內生長第二半導體區，其中，所述第二半導體區位於所述第一半導體區上方並與所述第一半導體區接觸，所述第二半導體區具有拉伸應變；
[0035]進行平坦化以使所述第二半導體區的頂面和所述隔離區的頂面齊平；
[0036]使所述隔離區凹陷，位於所述隔離區上方的所述第二半導體區的上部形成半導體鰭；以及
[0037]進行第三外延以在所述半導體鰭的頂面和側壁上生長第三半導體區，其中，所述第二半導體區的傳導帶低於所述第一半導體區和所述第三半導體區的傳導帶。
[0038]在可選實施例中，所述方法還包括:在所述半導體鰭上方形成柵極電介質；在所述柵極電介質上方形成柵電極；以及，在所述半導體鰭的相對側上形成源極區和漏極區。[0039]在可選實施例中，所述第一半導體區和所述第三半導體區包括矽鍺，並且所述第二半導體區包括矽，所述第二半導體區中的鍺原子百分比小於所述第一半導體區和所述第三半導體區中的鍺原子百分比。
[0040]在可選實施例中，所述第三外延包括:生長所述第三半導體區的第一層，其中，基本沒有η型雜質被添加在所述第三半導體區的第一層中；以及，在所述第三半導體區的第一層上方生長所述第三半導體區的第二層，其中，在所述第三半導體區的第二層中添加η型雜質。
[0041]在可選實施例中，所述第三外延還包括:在所述第三半導體區的第二層上方生長所述第三半導體區的第三層，其中，基本沒有η型雜質被添加在所述第三半導體區的第三層中。
[0042]在可選實施例中，所述方法還包括:在所述第三半導體區上方生長矽帽，其中所述矽帽基本不含鍺。
【專利附圖】

【附圖說明】
[0043]為更完整的理解本發明實施例及其優點，現將結合附圖所進行的以下描述作為參考，其中:
[0044]圖1至9C是根據一些示例性實施例的製造半導體鰭和鰭式場效應電晶體(FinFET)的中間階段的橫截面示圖；以及
[0045]圖10示出FinFET中的多個半導體區的能帶圖。
【具體實施方式】
[0046]下面，詳細討論本發明各實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例僅僅示出了製造和使用本發明的具體方式，而不用於限制本發明的範圍。
[0047]根據多個示例性實施例提供鰭式場效應電晶體(FinFET)及其製造方法。示出形成根據一些實施例的形成FinFET的中間階段。討論了實施例的變化。貫穿多個示圖以及示例性實施例，相同的參考標號用於表示相同的元件。
[0048]參考圖1，提供了襯底20。襯底20可為例如晶體矽襯底的半導體襯底。襯底20還可包括矽、鍺、碳等。諸如淺溝槽隔離(STI)區22的隔離區形成在襯底20中。STI區22可通過以下方式來形成:使半導體襯底20凹陷以形成溝槽，然後用諸如氧化矽的介電材料來填充溝槽。然後進行化學機械研磨(CMP)以去除介電材料的過量部分，剩餘部分即為STI區22。因此，STI區22的頂面與襯底20的頂面齊平。
[0049]STI區22包括具有彼此相對的側壁的相鄰區。襯底20的部分20』在相鄰的STI區之間延伸。襯底部分20』的寬度Wl可以在大約IOnm至大約200nm之間。優選地，整個說明書敘述的尺寸僅為示例，並可改變為不同的值。相鄰的STI區可以為分隔開的區域，或者可為連續的區的一部分，這在一些實施例中可形成STI環。
[0050]參考圖2，使襯底部分20』凹陷，從而在相鄰的STI區22之間形成凹槽24。在一些實施例中，凹槽24的底部比STI區22的底面高。在可選實施例中，凹槽24的底部與STI區22的底部齊平，或者低於STI區22的底部。[0051]參考圖3，通過外延在凹槽24中生長半導體區26。半導體區26的頂面低於STI區22的頂面。半導體區26可具有比襯底20的晶格常數大的第一晶格常數。在一些實施例中，半導體區26包括矽鍺，表示為SihGex，其中值X為半導體區26中的鍺的原子百分比，在示例性實施例中原子百分比可以在大約0.2(20% )至1(100%)之間。半導體區26是鬆散的(relaxed)半導體區,意味著至少半導體區的頂部是鬆散的並且基本沒有應力。這可通過例如使得厚度TI足夠厚來實現，原因在於半導體區26的較高部分的應力逐漸小於較低部分的應力。在一些示例性實施例中，厚度Tl大於大約30nm，並可為大約30nm至大約150nm之間。在一些示例性實施例中，半導體區26的傳導帶比塊狀矽的傳導帶低大約
0.036eV至大約0.144eV之間，其中矽的傳導帶為大約1.1eV0圖10示意性地示出了半導體區26的能帶隙BGl、傳導帶Ecl以及價帶Evl。
[0052]接下來，參考圖4，通過外延在凹槽24中生長半導體區28，其中，在半導體區26上方生長半導體區28並與半導體區26相接觸。半導體區28具有拉伸應變，並可不摻雜η型或P型雜質。在一些實施例中，通過使半導體區28的晶格常數小於半導體區26的晶格常數來產生拉伸應變。在一些實施例中，拉伸應變比大於約1.36MPa，並可大於約6.8GPa。半導體區28包括在凹槽24中的部分(圖3)，該部分具有厚度T2。厚度T2足夠小，以使得在隨後的圖5中的化學機械研磨(CMP)之後，半導體區28不鬆散並且具有拉伸應變。在一些示例性實施例中，厚度T2小於大約150nm,並可在大約30nm至大約150nm之間。
[0053]圖10示意性地示出了半導體區28的能帶隙BG2、傳導帶Ec2以及價帶Ev2。傳導帶Ec2低於半導體區26的傳導帶Ecl，其差值(Ecl-Ec2)例如大於大約0.036eV。在一些實施例中，半導體區28包括Sii_yGey，其中值Y是半導體區28中的鍺的原子百分比。值Y可小於約0.3 (30% )，並可以在O至大約0.3之間。值Y也可等於0，這意味著半導體區28為沒有鍺的矽區。此外，值Y小於半導體區26的值X，差值(X-Y)例如大於約0.1、大於約
0.3，或者大於約0.5。更大的差值(X-Y)可有利地導致更大的傳導帶差值(Ecl-Ec2)，以及半導體區28中更大的拉伸應變。
[0054]半導體區28可生長至高於STI區22的頂面的水平。然後進行CMP以使STI區22的頂面與半導體區28齊平。圖5示出最後得到的結構。在可選實施例中，半導體區28的生長在半導體區28的頂面與STI區22的頂面齊平或者低於STI區22的頂面的一個時間停止。在這些實施例中，可進行CMP，或者可跳過CMP。
[0055]參考圖6，通過例如蝕刻步驟使STI區22凹陷。剩下的STI區22的頂面22A高於半導體區26與半導體區28之間的界面27。在下文中，半導體區28的高於頂面22A的部分被稱為半導體鰭30。
[0056]圖7示出了半導體區34的形成，其外延生長在半導體鰭30的暴露的頂面和側壁上。半導體區34大致為共形層，並且位於半導體鰭30的頂面上的部分與位於半導體鰭30的側壁上的部分具有基本相同的厚度T3。在一些實施例中，厚度T3是大約5nm至大約150nm之間。
[0057]圖10示意性地示出了半導體區34的能帶隙BG3、傳導帶Ec3以及價帶Ev3。傳導帶Ec3高於半導體區28的傳導帶Ec2，並且差值(Ec3_Ec2)例如大於約0.036eV。在一些實施例中，半導體區28包括SihGez，其中值Z是半導體區34中的鍺的原子百分比。值Z可大於約0.3，並可為約0.3至I之間。值Z也可等於I，這意味著半導體區34可為沒有矽的純鍺區。此外，值Z大於半導體區28的值Y，並且差值(Z-Y)可以是例如大於約0.1，或者大於約0.3。較大的差值(Z-Y)可有利地導致更大的傳導帶差值(Ec3-Ec2)。
[0058]在一些實施例中，半導體區34包括層34A和形成在層34A上的層34B。層34A和層34B可具有基本相同的矽原子百分比以及基本相同的鍺原子百分比，然而它們的組成成分相互之間也可以不同。在一些示例性實施例中，層34A不摻雜η型雜質，並也可沒有P型雜質。在可選實施例中，層34Α為具有η型雜質濃度低於例如約IOlfVcm3的η型摻雜層。層34Α的厚度Τ4可大於Onm並小於約50nm。層34B為η型層，其中層34Β中的η型雜質濃度可高於約1018/cm3。在這些實施例中，層34A中的η型雜質濃度低於層34Β中的η型雜質濃度。層34Β用作用於向下面的載流溝道46(圖9Α至9C)供給電子的電子供給層。
[0059]所摻雜的η型雜質可包括磷、砷、銻或它們的組合。層34Α和層34Β可在同一真空腔室原位形成，並可使用本質相同的工藝條件來形成，除了在形成層34Α的過程中不添加η型摻雜劑，而在形成層34Β的過程中添加η型摻雜劑。可選地，在層34Α和34Β的形成中都添加η型摻雜劑，用於形成層34Α的η型摻雜劑的量小於用於形成層34Β的η型摻雜劑的量。在一些實施例中，摻雜層34Β的厚度Τ5為大約Inm至大約20nm之間。
[0060]在一些實施例中，半導體區34還包括位於層34B上方的層34C。層34C具有與層34A和34B中的任一個或者兩者相同的矽和鍺的原子百分比。在可選實施例中，層34A、34B和34C中的矽和鍺的原子百分比相互之間都不相同。層34C還可不摻雜η型雜質，或摻雜具有比對應的下面的層34Β低的雜質濃度的η型雜質。在可選實施例中，不形成層34C，並且對應的結構可在圖9Β中找到。
[0061]圖8示出了矽帽36的形成，矽帽可為無添加鍺的基本上為純矽的區域。也可通過外延來形成矽帽36，並因此可形成在半導體區34的頂部和側壁部分的上方。在一些實施例中，沒有η型或P型雜質被添加到矽帽36中，然而也可添加低濃度的η型或P型雜質，例如濃度低於大約1016/cm3。在一些實施例中，娃帽36的厚度T6可為大約Inm至大約20nm之間。在可選實施例中，不形成矽帽36。
[0062]如圖9A、9B和9C所示，圖8中示出的結構可被用於形成FinFET38。參考圖9A，形成柵極電介質40和柵電極42。柵極電介質40可由諸如氧化矽、氮化矽、氮氧化物、它們的多層和/或它們的組合的介電材料形成。柵極電介質40還可由高k介電材料形成。示例性高k材料可具有大於約4.0或大於約7.0的k值。柵電極42可由摻雜的多晶娃、金屬、金屬氮化物、金屬矽化物等形成。柵極電介質40的底端可接觸STI區22的頂面。在形成柵極電介質40和柵電極42之後，形成源極和漏極區50 (圖9C)。
[0063]如圖9A中所示,半導體區28與鄰接半導體區34形成界面44。載流子溝道46，可選地指二維電子氣(2DEG)溝道，形成並處於半導體區28中。2DEG溝道46還可靠近界面44。儘管半導體區28可能不摻雜η型雜質，但載流子溝道46仍具有高密度的電子，電子由相應的上覆的電子供給層34Β所供給。
[0064]圖9Β示出了根據可選實施例的FinFET38的橫截面示圖。這些實施例本質上與圖9A中的實施例相同，除了不形成層34C。因此，矽帽36與相應的下面的層34B物理接觸。
[0065]圖9C示出FinFET38的橫截面示圖，其中該橫截面是通過圖9A中的剖面線9C-9C的平面所獲得的。在柵極電介質40和柵電極42的相對側上形成源極區和漏極區50。源極區和漏極區50摻雜諸如磷、砷、銻等的η型雜質，並因此相應的FinFET38為η型FinFET。2DEG溝道46連接源極區和漏極區50。
[0066]圖10示意性地示出了半導體區26、28和34的能帶圖。如圖10所示，半導體區28的傳導帶Ec2低於半導體區26的傳導帶Ecl和半導體區34的傳導帶Ec3。因此，傳導帶Ecl、Ec2和Ec3形成阱，並且傳導帶Ec2形成阱的底部。由電子供給層34B (圖9A和9B)所供給的電子48被限制在阱中以形成2DEG溝道。阱的形成歸因於半導體區28被拉伸應變，並因而將傳導帶Ec2抑制至低於傳導帶Ecl和Ec3的水平。作為對比，如果半導體區28未被拉伸應變，則半導體區28的傳導帶將高於半導體26和34的傳導帶，並因此不形成阱區和2DEG溝道。此外，由於半導體區28可不摻雜雜質，電子可以沒有衝撞或具有實質上降低的與雜質的衝撞而自由地移動。
[0067]在本發明的實施例中，通過形成具有晶格常數比半導體區28的晶格常數大的鬆散的半導體區26，上覆的半導體區28可具有拉伸應變。拉伸應變導致在半導體區28中形成的傳導帶阱。而且，電子供給層34B形成在半導體區28的上方以供給電子，電子被限制在形成在半導體區28的阱中以形成2DEG溝道。因此，所得到的FinFET具有高飽和電流。
[0068]根據一些實施例，一種器件包括襯底和位於襯底的一部分上方的隔離區。第一半導體區位於隔離區之間並且具有第一傳導帶。第二半導體區位於第一半導體區上方並與第一半導體區鄰接，其中第二半導體區包括高於隔離區的頂面的上部從而形成半導體鰭。半導體鰭具有拉伸應變並且具有低於第一傳導帶的第二傳導帶。第三半導體區位於半導體鰭的頂面和側壁上並與頂面和側壁鄰接，其中第三半導體區具有高於第二傳導帶的第三傳導帶。
[0069]根據其他實施例，一種器件包括娃襯底和位於部分娃襯底上方的STI區。第一娃鍺SiGe區位於STI區之間並與STI區相接觸，其中第一 SiGe區具有第一鍺原子百分比。含矽區位於第一矽鍺區上方，含矽區的邊緣與第一 SiGe區的相應邊緣垂直對準。含矽區具有拉伸應力。第二矽鍺區與含矽區的頂面和側壁相接觸。第二 SiGe區具有第二鍺原子百分比。第一和第二鍺原子百分比高於含矽區的第三鍺原子百分比。所述器件還包括位於第二 SiGe區上方的柵極電介質，柵極電介質上方的柵電極，以及位於柵極電介質和柵電極的相對側上的源極區和漏極區。
[0070]根據又一其他實施例，一種方法包括使兩個隔離區之間的襯底部分凹陷以形成凹槽，進行第一外延以在凹槽中生長第一半導體區，並且進行第二外延以在凹槽中生長第二半導體區。第一半導體區是鬆散的。第二半導體區位於第一半導體區上方並與第一半導體區接觸。第二半導體區具有拉伸應變。進行平坦化以使第二半導體區的頂面和隔離區的頂面平齊。對隔離區開凹槽，其中第二半導體區的位於隔離區上方的上部形成半導體鰭。進行第三外延以在半導體鰭的頂面和側壁上生長第三半導體區。第二半導體區的傳導帶比第一和第三半導體區的傳導帶低。
[0071]儘管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明主旨和範圍的情況下，做各種不同的改變，替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今後開發的用於執行與根據本發明所採用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、製造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該將這樣的工藝、機器、製造、材料組分、裝置、方法或步驟包括在範圍內。此外，各權利要求構成單獨的實施例，並且各權利要求和實施例的組合也包括在本發明的範圍內。
【權利要求】
1.一種器件，包括: 襯底； 位於所述襯底的一部分上方的隔離區； 位於所述隔離區之間的第一半導體區，所述第一半導體區具有第一傳導帶； 位於所述第一半導體區上方並與所述第一半導體區鄰接的第二半導體區，其中，所述第二半導體區包括高於所述隔離區的頂面的上部以形成半導體鰭，所述半導體鰭具有拉伸應變並具有低於所述第一傳導帶的第二傳導帶；以及 位於所述半導體鰭的頂面和側壁上方並與所述半導體鰭的頂面和側壁鄰接的第三半導體區，其中，所述第三半導體區具有比所述第二傳導帶高的第三傳導帶。
2.根據權利要求1所述的器件，還包括: 位於所述第三半導體區上方的柵極電介質； 位於所述柵極電介質上方的柵電極；以及 位於所述半導體鰭的相對側上的源極區和漏極區。
3.根據權利要求1所述的器件，其中，所述第二半導體區的晶格常數比所述第一半導體區和所述第三半導體區 的晶格常數小。
4.根據權利要求1所述的器件，其中，所述第一半導體區和所述第三半導體區包括矽鍺，並且具有比所述第二半導體區的鍺的原子百分比大的鍺原子百分比。
5.一種器件，包括: 娃襯底； 延伸進所述矽襯底的一部分中的淺溝槽隔離(STI)區； 位於所述STI區之間並與所述STI區接觸的第一矽鍺(SiGe)區，其中，所述第一 SiGe區具有第一鍺原子百分比； 位於所述第一 SiGe區上方的含矽區，所述含矽區的邊緣與所述第一矽鍺區的相應邊緣垂直對準，其中，所述含矽區具有拉伸應變； 與所述含矽區的頂面和側壁接觸的第二 SiGe區，所述第二 SiGe區具有第二鍺原子百分比，並且所述第一鍺原子百分比和所述第二鍺原子百分比高於所述含矽區的第三鍺原子百分比； 位於所述第二 SiGe區上方的柵極電介質； 位於所述柵極電介質上方的柵電極；以及 位於所述柵極電介質以及所述柵電極的相對側上的源極區和漏極區。
6.根據權利要求5所述的器件，其中，所述含矽區基本不摻雜η型雜質，並且所述第二SiGe區包括: 與所述第二 SiGe區的頂面和側壁接觸的第一部分；以及 位於所述第一部分上方的第二部分，所述第二部分的η型雜質濃度比所述第二 SiGe區的第一部分的η型雜質濃度高。
7.一種方法，包括: 使襯底位於兩個隔離區之間的部分凹陷以形成凹槽； 進行第一外延以在所述凹槽內生長第一半導體區，其中，所述第一半導體區是鬆散的；進行第二外延以在所述凹槽內生長第二半導體區，其中，所述第二半導體區位於所述第一半導體區上方並與所述第一半導體區接觸，所述第二半導體區具有拉伸應變； 進行平坦化以使所述第二半導體區的頂面和所述隔離區的頂面齊平； 使所述隔離區凹陷，位於所述隔離區上方的所述第二半導體區的上部形成半導體鰭；以及 進行第三外延以在所述半導體鰭的頂面和側壁上生長第三半導體區，其中，所述第二半導體區的傳導帶低於所述第一半導體區和所述第三半導體區的傳導帶。
8.根據權利要求7所述的方法，還包括: 在所述半導體鰭上方形成柵極電介質； 在所述柵極電介質上方形成柵電極；以及 在所述半導體鰭的相對側上形成源極區和漏極區。
9.根據權利要求7所述的方法，其中，所述第一半導體區和所述第三半導體區包括矽鍺，並且所述第二半導體區包括矽，所述第二半導體區中的鍺原子百分比小於所述第一半導體區和所述第三半導體區中的鍺原子百分比。
10.根據權利要求7所述的方法，其中，所述第三外延包括: 生長所述第三半導體區的第一層，其中，基本沒有η型雜質被添加在所述第三半導體區的第一層中；以及 在所述第三半導體區的第一層上方生長所述第三半導體區的第二層，其中，在所述第三半導體區的第二層中添加η型雜質。
【文檔編號】H01L29/10GK104009080SQ201310206536
【公開日】2014年8月27日 申請日期:2013年5月29日 優先權日:2013年2月27日
【發明者】李宜靜, 吳政憲, 柯志欣, 萬幸仁 申請人:臺灣積體電路製造股份有限公司