橫向雙擴展mos器件及其製造方法
2023-05-31 04:14:01
專利名稱：橫向雙擴展mos器件及其製造方法
技術領域：
本發明涉及一種半導體器件及其製造方法。更具體地，本發明涉及一種橫向雙擴 散金屬氧化物半導體(LDMOS)器件及其製造方法。
背景技術：
通常，傳統的MS場效應電晶體(在下文中，稱為MOSFET)與雙極性電晶體 相比具有高的輸入阻抗，因此，具有簡單柵極驅動電路的MOSFET具有優良的電學效益 (electricity benefit.)。並且，MOSFET是一種單極性器件，該單極性器件具有無時間延遲 (當關閉MOSFET時，由少數載流子存儲或複合而引起時間延遲)的優點。結果,MOSFET已經 更廣泛地應用於開關模式供電器件(powersupp:[y device)、燈鎮流器和電機驅動電路。使 用平面擴散技術(planar diffusion technology)的這種DM0SFET (雙擴散MOSFET)是一種 用於M0SFET的眾所周知的結構。在於1981年11月10日由Sel Colak提交的第4， 300， 150 號美國專利中公開了一種眾所周知的LDMOS電晶體。 由於其簡單的結構，傳統的L固S器件很適用於VLSI工藝。然而,這種L固S器 件與DM0S(VDM0S)器件相比具有更少的良好的技術特點，因此其沒能引起足夠的注意。然 而，近年來，已經證明降低的表面電場(Reduced SURface Field,RESURF) SLM0S器件具有良 好的導通電阻(Rsp)。 以下，將參照附圖描述傳統的LDMOS器件。
圖1是示出了傳統的LDMOS器件的截面圖。 參照圖1中，高壓阱(匿ELL) 20在形成在襯底(未示出)上的p型外延層10上
形成。P型本體30形成在IIVWELL 20上。P+區74和N+源極70形成在p型本體30的表
面上。用於LV (低電壓)的N+阱50形成在隔離層40的右側上，以及N+漏極72形成在N+
阱50上。柵極介電層60和柵電極62與隔離層40的頂部和源極70部分重疊。 如圖1所示，隔離層40設置在漏極72和源極70之間以防止電場被集中在能夠輸
出高於30V的HV器件中的柵極邊緣附近的區域。這裡，提升柵電極62以使用隔離層40作
為電場極板。 根據LDMOS器件，電流沿著器件的表面流過只會使電流驅動效率惡化。如圖1所 示，當施加高電壓時，電場集中在鄰近柵極邊緣的區域上。為解決電場集中問題，柵極邊緣 附近的區域是磨圓的(corner-rounded),但不限於此。結果，出現了器件的可靠性惡化的問 題。
發明內容
因此，本發明針對一種橫向雙擴散金屬氧化物半導體(LDMOS)器件及其製造方法。 本發明的一個目的是提供一種LDM0S器件及其製造方法，該L匿OS器件能夠降低導通電阻並且能夠獲得高的擊穿電壓。 本發明的其他優點、目的和特徵一部分將在下文中闡述， 一部分對於本領域的普通技術人員而言通過下文的實驗將變得顯而易見或者可以從本發明的實踐中獲得。通過所寫的說明書及其權利要求以及附圖中特別指出的結構，可以了解和獲知本發明的這些目的和其他優點。 為了實現這些目的和其他優點以及根據本發明的目的，如在本文中所體現和概括描述的，橫向雙擴散金屬氧化物半導體(LDM0S)器件包括高壓阱(HVWELL)，形成在襯底上；RESURF區，形成在HVWELL中；本體區，鄰近RESURF區形成；隔離層，包括形成在RESURF區上的預定區域，該隔離層與襯底的頂部表面部分重疊；低壓阱(LVWELL)，形成在隔離層的另一區域的下方的襯底的預定區域上；柵電極，從本體區的預定的頂部表面區域延伸到隔離層的預定頂部表面；漏極區，形成在隔離層的另一區域下方的LVWELL上；以及源極區，形成在柵電極下方的本體區中。 在本發明的另一方面中，一種用來製造橫向雙擴散金屬氧化物半導體(LDMOS)器件的方法包括在襯底上形成高壓阱(HVWELL);在HVWELL中形成RESURF區；鄰近RESURF區的預定區域形成本體區；在襯底上形成隔離層，該隔離層包括與RESURF區的另一區域部分重疊的預定區域；在隔離層的另一區域的下方的襯底上形成低壓阱(LVWELL);形成從本體區的預定的頂部表面區域延伸到隔離層的預定頂部表面的柵電極；以及在隔離層的另一區域下方的LVWELL中形成漏極區，在柵電極下方的本體區中形成源極區。
可以理解的是，本發明的上述總體描述和以下的具體描述都是示例性的和說明性的，並且旨在提供對所要求的本發明的進一步解釋。
附圖被包括用來提供對本發明的進一步理解，並結合於此而構成本申請的一部分。本發明的示例性實施例連同描述都用來解釋本發明的原理。在附圖中[酬 圖1是示出了傳統的LDMOS器件的截面圖； 圖2是示出了根據本發明的示例性實施例的L固S器件的截面圖； 圖3A至3G是示出了根據製造LDMOS器件的方法的示例性實施例的過程截面圖。
具體實施例方式
以下，將參照附圖描述根據本發明示例性實施例的LDMOS器件。為了更加容易地理解本發明，第一導電型是p-型而第二導電型是n-型。然而，本發明可以適用於第一導電型為n-型而第二導電型為p 型的相反的情況。 圖2是示出了根據本發明的示例性實施例的LDMOS器件的截面圖； 參照圖2，p-型外延層100可以形成在p-型襯底(未示出)上。這裡，n型高壓阱
(HVWELL) 110形成在p-型外延層100上。根據本發明，n-型RESURF區120形成在HVWELL110上。n-型RESURF區120設置在隔離層140和柵極介電層160的下方以及p-型本體130的側面。 n-型RESURF區120的深度可以是1微米 1. 2微米。 本發明的LDMS器件可以進一步包括p型第一雜質區122和n型第二雜質區124。
在HVWELL 110內，p型第一雜質區122形成在n型RESURF區120的下方，而n型第二雜質區124形成在p型第一雜質區122的下方。 與圖1中所示的傳統的LDMOS器件不同的是，n型RESURF區120以及第一和第二雜質區122和124設置在隔離層140和柵極介電層160的下方。結果，在根據本發明的LDMOS器件中，在n型RESURF區120和p型第-一雜質區122之間形成了耗盡層，在p型第一雜質區122和n型第二雜質區124之間形成了耗盡層。 p型本體區130嵌入在n型RESURF區120和p型第一雜質區122之間的預定區域中。 隔離層140包括形成在n型RESURF區120上的預定區域和形成在n型HVWELL 110上的另一區域。隔離層140可以是場氧化層，例如，熱增長的氧化矽。
n型低壓阱(LVWELL) 150形成在襯底的n型HVWELL 110 (形成在隔離層140的另一區域的下方)上。 柵極圖樣由柵極介電層160和柵電極162構成。柵電極162從p型本體區130的頂部延伸到隔離層140的頂部表面。柵電極162可以是摻有雜質的多晶矽。柵極介電層160形成在柵電極162的下方從p型本體區130的頂部的預定區域到隔離層140的區域上。
高濃度n型漏極區172形成在隔離層140的另一區域下方的LVWELL 150上。高濃度n型源極區170在p型本體區130的上部區域中，鄰近柵極圖樣160和162。高濃度p型區174是設置為接觸源極區170的源極接觸層。S卩，p型區174與p型本體區130有良好的接觸，P型區174比p型本體區130具有更高的摻雜濃度。 形成在柵極介電層160的下方的n型源極區170與n型RESURF區120之間的p型本體區130的預定區域對應於溝道區。形成在柵極介電層160和隔離層140的下方的p型本體區130和n型LVWELL 150之間的預定區域對應於漂移區。 除了 n型RESURF區120、 p型第一雜質區122和n型第二雜質區124之夕卜，圖2中所示的L:匿)S器件的其他的區域具有與傳統的L:匿)S器件相同的結構。結果，除了 n型RESURF區120、 p型第--雜質區122和n型第二雜質區124之外的區域可以具有各種體現形式，並不限於圖2中所示的結構。當然，可以在圖2中所示的柵極圖樣160和162的側壁中形成間隔(未示出)。 以下，將參照附圖描述根據本發明的示例性實施例的製造以上LDMOS器件的的方法。 圖3A至3G是示出了製造根據本發明的示例性實施例的LDMOS器件的過程截面圖。例如，圖3A至3G是示出了製造圖2中所示的LDMOS器件的過程截面圖。
參照圖3A，在襯底(未示出)上形成p型外延層100。然後，在p型外延層100上形成n型HVWELL 110。例如，在p型外延層100上形成用於n型HVWELL 110的由Si02形成的介電層112。此後，將n-型摻雜物注入到相對p型外延層lOO—定的深度，p型外延層100以高溫推進以便可以形成n型HVWELL 110。
參照圖3B,以傳統的光刻工藝形成光刻膠圖樣126,該光刻膠圖樣126用來暴露將要形成n型RESURF區120、第一和第二雜質區122和124的區域。因此，通過使用光刻膠圖樣126作為離子注入掩膜注入n型雜質離子128,以形成n型RESURF區120。這裡，可以注入雜質離子以形成具有1微米 1. 2微米的深度的n型RESURF區120。此外，可以通過使用光刻膠圖樣126作為離子注入掩膜注入p型雜質離子128,以在n型RESURF區120的下方進一步形成P型第一雜質區122。可以注入n型雜質離子128以在p型第一雜質區122下方進一步形成n型第二雜質區124。 即，使用同樣的光刻膠圖樣126作為注入掩膜，注入不同的離子能量以形成n型RESURF區120、 p型第一雜質區122和n型第二雜質區124。結果，可以以各種順序形成RESURF區120以及第一和第二雜質區122和124。此後，以灰化和剝離工藝去除光刻膠圖樣126。 這裡，實施例中採用光刻膠圖樣作為離子注入掩膜126。然而，可以使用其它類型的材料(例如硬質掩膜)作為離子注入掩膜。 參照圖3C，形成光刻膠圖樣132，該光刻膠圖樣132用來暴露將要形成p型本體區130的區域，即，形成在介電層112下方的n型RESURF區120的預定區域。通過使用形成的光刻膠圖樣132作為離子注入掩膜注入p 型雜質離子134,以僅形成p型本體區130。此後，去除光刻膠圖樣132和介電層112。 參照圖3D和3E，具有與n型RESURF區120的另一區域部分重疊的區域的隔離層
140形成在襯底上，即，形成在n型RESURF區120和n型HVWELL 110兩者上。可以以矽的
局部氧化(LCalxidation of Silicon, LOCOS)工藝(將在以下描述)來形成隔離層140。 如圖3D中所示，在p型本體區130、n型RESURF區120和n型HVWELL 110上形成
氧化層(Si02) 142。氮化層(Si3N4) 144順序地堆積在氧化層142 ....匕。然後，如圖3E所示，
氧化層142熱增長以形成隔離層140,而使用磷酸溶液去除氮化層(Si3N4)144。 根據圖3E中所示的LDMS器件，示出了以LOCOS工藝形成隔離層140。可選地，可
以以淺溝槽隔離(Shallow Trench Isolation, STI)工藝形成隔離層140。 如圖3F所示，以傳統的眾所周知的工藝，在襯底的n型HVWELL 110(在隔離層140
的另一區域的下方)上形成n型低壓阱(LVWE11)150。 如圖3G所示，形成包含柵極介電層160A和柵電極162的柵極圖樣。具體地，柵電極162從p型本體區130的預定的上表面區域延伸到隔離層140的預定的上表面區域。這裡，柵極介電層160A形成在除了隔離層140之外的p型本體區130和n型RESURF區120兩者上以及n型LVWELL 150上。例如，如圖3G所示，在順序地堆積之後，圖樣化Si02和多晶矽以便分別形成柵極介電層160A和柵電極162。這裡，柵極介電層16A可以包括氧化物、氮化物或其化合物，即，堆積的N0或0N0層。 因此，如圖2所示，以傳統的眾所周知的離子注入工藝形成高濃度n型源極區170、高濃度n型漏極區172和高濃度p型區174。即，在隔離層140的另一區域下方的LVWELL150的表面上形成高濃度n型漏極區172，在柵電極162下方的p型本體區130的表面上形成高濃度n型源極區170。此後，去除除了在柵電極162下方之外的柵極介電層160A的區域。 在執行形成以上區域的離子注入工藝之後，可以進行熱處理。
7
根據上述LDM0S器件及其製造方法，在隔離層和柵極圖樣的下方順序地形成n型RESURF區、p型第一雜質區和n型第二雜質區。結果，耗盡層可以均勻地分布在RESURF區的表面上,從而降低了表面區域聚集的電場。並且,消除了隔離層的柵極邊緣中的表面擊穿，從而獲得了高擊穿電壓。可以通過使用單個掩膜來形成第一和第二雜質區以及RESURF區，從而具有製造工藝簡單的優點。 在不脫離本發明的精神和範圍內可以作各種修改及變形，這對於本領域的技術人員而言是顯而易見的。因此,本發明意在涵蓋在所附權利要求及其等同替換的範圍內的對本發明的修改和變形。
8
權利要求
一種橫向雙擴散金屬氧化物半導體(LDMOS)器件，包括高壓阱(HVWELL)，形成在襯底上；RESURF區，形成在所述HVWELL中；本體區，鄰近所述RESURF區形成；隔離層，包括形成在所述RESURF區上的預定區域，所述隔離層與所述襯底的頂部表面部分重疊；低壓阱(LVWELL)，形成在所述隔離層的另一區域的下方的所述襯底的預定區域上；柵電極，從所述本體區的預定的頂部表面區域延伸到所述隔離層的預定的頂部表面；漏極區，形成在所述隔離層的所述另一區域下方的所述LVWELL上；以及源極區，形成在所述柵電極下方的所述本體區中。
2. 根據權利要求1所述的LDMOS器件，進一步包括第一導電型第一雜質區，形成在所述RESURF區的下方。
3. 根據權利要求2所述的LDMOS器件，進一步包括第二導電型第二雜質區，形成在所述第-導電型第一雜質區的下方。
4. 根據權利要求1所述的LDMOS器件，其中，所述襯底和所述本體區是p導電型。
5. 根據權利要求1所述的LDMOS器件，其中，所述IIVWELL、所述RESURF區、所述LVWELL、所述漏極區和所述源極區是n導電型。
6. -種用於製造橫向雙擴散金屬氧化物半導體(LDMOS)器件的方法,包括在襯底上形成高壓阱(匿ELL);在所述HVWELL中形成RESURF區；鄰近所述RESURF區的預定區域形成本體區；在所述襯底上形成隔離層，所述隔離層包括與所述RESURF區的另一區域部分重疊的預定區域；在所述隔離層的另一區域的下方的所述襯底上形成低壓阱(LVWELL);形成從所述本體區的預定的頂部表面區域延伸到所述隔離層的頂部表面的柵電極；以及在所述隔離層的所述另一區域下方的所述LVWELL中形成漏極區，在所述柵電極下方的本體區中形成源極區。
7. 根據權利要求6所述的製造LDMOS器件的方法,進一步包括在所述RESURF區下方形成第一導電型第一雜質區。
8. 根據權利要求7所述的製造LDMOS器件的方法，進一步包括在所述第一導電型第一雜質區下方形成第二導電型第二雜質區。
9. 根據權利要求8所述的製造L固S器件的方法,其中，形成所述第一和第二雜質區的步驟包括在所述HVWELL ....匕形成介電層；在所述介電層上形成光刻膠圖樣;以及通過使用所述光刻膠圖樣作為離子注入掩膜注入相應的雜質離子來形成所述第一和第二雜質區。
10. 根據權利要求6所述的製造LDMOS器件的方法，其中，所述襯底是p導電型，所述本體區以P導電型形成，而其中所述HVWELL、所述RESURF區、所述LVWELL、所述漏極區和所述源極區是n導電型。
全文摘要
本發明披露了一種橫向雙擴散金屬氧化物半導體(LDMOS)器件及其製造方法。橫向雙擴散金屬氧化物半導體(LDMOS)器件包括高壓阱(HVWELL)，形成在襯底上；RESURF區，形成在HVWELL中；本體區，鄰近RESURF區形成；隔離層，包括形成在RESURF區上的預定區域，該隔離層與襯底的頂部表面部分重疊；低壓阱(LVWELL)，形成在隔離層的另一區域的下方的襯底的預定區域上；柵電極，從本體區的預定的頂部表面區延伸到隔離層的預定頂部表面；漏極區，形成在隔離層的另一區域下方的LVWELL上；以及源極區，形成在柵電極下方的本體區中。
文檔編號H01L29/78GK101740625SQ20091022293
公開日2010年6月16日 申請日期2009年11月19日 優先權日2008年11月19日
發明者李鎔俊 申請人:東部高科股份有限公司