非易失性存儲元件、電子控制系統、以及操作該非易失性存儲元件的方法
2023-05-31 07:02:36 4
非易失性存儲元件、電子控制系統、以及操作該非易失性存儲元件的方法
【專利摘要】提供了一種非易失性存儲元件、電子控制系統、和用於操作該非易失性存儲元件的方法。根據一個實施例的非易失性存儲元件包括：第一NAND單元陣列，包括第一組頁面；和第二NAND單元陣列，包括第二組頁面。多個X解碼器至少一一耦接到所述第一NAND單元陣列和第二NAND單元陣列。控制邏輯控制所述多個X解碼器，以便同時感測所述第一組頁面內的開始地址所屬的第一頁數據、以及所述第二組頁面內的與該第一頁關聯的第二頁數據。
【專利說明】非易失性存儲元件、電子控制系統、以及操作該非易失性存儲元件的方法
【技術領域】
[0001]本發明涉及半導體器件以及控制其的方法，並更具體地，涉及非易失性存儲器件、使用其的電子控制系統、以及操作該非易失性存儲器件和該電子控制系統的方法。
【背景技術】
[0002]諸如快閃記憶體的非易失性存儲器件不僅具有優秀的數據保持(retention)特性，而且具有和硬碟相比的低功耗和高防止撞擊特性。特別是，具有NOR結構的快閃記憶體允許高速隨機存取並由此用來存儲代碼，而具有NAND結構的快閃記憶體具有高集成水平並允許頁面操作，並由此一般用來存儲數據。需要上述快閃記憶體根據產品或接口與主機順序交換數據。
【發明內容】
[0003]技術問題
[0004]由於充分高的讀取數據速度，所以NOR快閃記憶體可在輸出另一頁數據期間讀取並準備輸出一頁數據。然而，具有低容量的NAND快閃記憶體可以不在輸出另一頁數據期間、完全讀取並準備輸出一頁數據。而且，如果開始讀取數據的開始地址位於一頁的最後部分附近，則可能不容易實現頁面的連續讀取。
[0005]本發明的目的在於解決包括上述問題的各種問題，並提供能夠連續讀取數據的非易失性存儲器件、使用該非易失性存儲器件的電子控制系統、和操作該非易失性存儲器件的方法。然而，本發明的範圍不限於此。
[0006]技術方案
[0007]根據本發明的一個方面，提供了一種非易失性存儲器件，包括:第一 NAND單元陣列，包括第一組頁面；以及第二 NAND單元陣列，包括第二組頁面。多個X解碼器與所述第一和第二 NAND單元陣列至少一一連接。控制邏輯控制所述多個X解碼器，以同時感測所述第一組頁面之中的與開始地址對應的第一頁的數據、以及所述第二組頁面之中的該第一頁之後的第二頁的數據。
[0008]在該非易失性存儲器件中，該控制邏輯控制所述多個X解碼器，以在向外部設備輸出該第二頁的數據期間，感測該第二頁之後的第三頁的數據。
[0009]在該非易失性存儲器件中，該第一組頁面可包括第三頁，並且該第三頁可被安排在鄰近該第一頁的一行中。
[0010]該非易失性存儲器件可進一步包括第三NAND單元陣列，包括第三組頁面，並且該第三組頁面包括該第三頁。
[0011]該非易失性存儲器件可進一步包括多個頁面緩衝器，與所述第一和第二 NAND單元陣列至少一一連接，以便感測和鎖存所述第一和第二 NAND單元陣列的數據。
[0012]該非易失性存儲器件可進一步包括輸入地址檢測單元，用於檢測該開始地址。
[0013]在該非易失性存儲器件中，該控制邏輯可經由串行外圍接口(SPI)向外部設備連續輸出從該開始地址起的所述第一和第二 NAND單元陣列的數據，而沒有頁面之間的等待時間(latency)。
[0014]根據本發明的另一方面，提供了一種非易失性存儲器件，包括:多個NAND單元陣列，其每一個包括多個頁面。多個X解碼器與所述多個NAND單元陣列至少一一連接。多個頁面緩衝器與所述多個NAND單元陣列至少一一連接，以便感測和鎖存所述多個NAND單元陣列的數據。控制邏輯控制所述多個X解碼器，以同時感測所述多個NAND單元陣列之中的與開始地址對應的第一 NAND單元陣列的第一頁的數據、以及該第一頁之後的第二 NAND單元陣列的第二頁的數據，以便順序輸出從開始地址起的所述多個NAND單元陣列的數據。
[0015]根據本發明的另一方面，提供了一種非易失性存儲器件，包括多個NAND單元陣列，其每一個包括多個頁面。多個X解碼器與所述多個NAND單元陣列至少一一連接。多個頁面緩衝器與所述多個NAND單元陣列至少一一連接，以便感測和鎖存所述多個NAND單元陣列的數據。控制邏輯控制數據讀取操作，以經由串行外圍接口(SPI)向外部設備順序輸出從該開始地址起的所述多個NAND單元陣列的數據，而沒有頁面之間的等待時間。
[0016]根據本發明的另一方面，提供了一種電子控制系統，包括主機；和存儲晶片，用於經由串行外圍接口(SPI)與該主機交換數據。該存儲晶片包括上述非易失性存儲器件中的至少一個。
[0017]根據本發明的另一方面，提供了一種用於操作非易失性存儲器件的方法。該方法包括:檢測包括第一組頁面的第一 NAND單元陣列的開始地址、和包括第二組頁面的第二NAND單元陣列；和同時感測所述第一組頁面之中的與開始地址對應的第一頁的數據、以及所述第二組頁面之中的該第一頁之後的第二頁的數據。
[0018]該方法可進一步包括在向外部設備輸出該第二頁的數據期間，感測該第二頁之後的第三頁的數據。
[0019]在該方法中，所述同時感測步驟可包括感測所述第一和第二頁的數據，並將所述數據分別鎖存在與所述第一和第二頁對應的第一和第二頁面緩衝器上。
[0020]有利效果
[0021]基於根據本發明實施例的非易失性存儲器件，可提供能夠通過使用NAND單元陣列來增加數據容量並允許高速數據輸出的晶片結構和操作方法。例如，當從NAND單元陣列輸出數據時，可順序和連續輸出從開始地址起的所有數據，而沒有頁面之間的等待時間。
【專利附圖】
【附圖說明】
[0022]圖1是根據本發明實施例的非易失性存儲器件的框圖。
[0023]圖2是圖1的非易失性存儲器件中的NAND單元陣列的部分的示例的電路圖。
[0024]圖3是根據本發明另一實施例的非易失性存儲器件的框圖。
[0025]圖4是根據本發明實施例的電子控制系統的框圖。
[0026]圖5是根據本發明實施例的操作非易失性存儲器件的方法的流程圖。
[0027]圖6和7是用於描述根據本發明實施例的基於開始地址的位置來操作非易失性存儲器件的方法的框圖。
[0028]圖8是根據本發明實施例的操作非易失性存儲器件的方法的時序圖。
[0029]圖9到12是用於描述根據本發明另一實施例的基於開始地址的位置來操作非易失性存儲器件的方法的框圖。
【具體實施方式】
[0030]其後，將通過參考附圖解釋本發明的實施例來詳細描述本發明。然而，本發明可按照許多不同形式實施，並不應被解釋為限於這裡闡明的實施例；相反，提供這些實施例使得該公開將是透徹和完整的，並且將向本領域技術人員全面傳達本發明的構思。在圖中，為了便於解釋，可誇大這些元件的尺寸。
[0031]根據本發明實施例的非易失性存儲器件可表示即使當切斷電力時也能夠保持數據的存儲器件。例如，該非易失性存儲器件可包括快閃記憶體、電可擦除可編程只讀存儲器(EEPR0M)、相變隨機存取存儲器(PRAM)、磁隨機存取存儲器(MRAM)、或電阻型隨機存取存儲器(RRAM)。快閃記憶體也可被稱為浮柵存儲器、電荷捕捉存儲器、或矽-氧化物-氮化物-氧化物-娃(Silicon-oxide-nitride-oxide-silicon, S0N0S)存儲器，並且以上名稱不限制本發明的範圍。
[0032]在本發明的實施例中，NAND單元陣列可表示具有NAND結構的存儲單元的陣列。
[0033]圖1是根據本發明實施例的非易失性存儲器件100的框圖。圖2是圖1的非易失性存儲器件100中的NAND單元陣列的部分的示例的電路圖。
[0034]參考圖1，NAND單元陣列IlOa和IlOb可彼此分離並可平行排列。NAND單元陣列IlOa可包括一組頁面LP，而NAND單元陣列IlOb可包括另一組頁面RP。所述一組頁面LP和所述另一組頁面RP可彼此分離並可平行排列。例如，NAND單元陣列IlOa和IlOb可具有相同結構，並可沿著行方向的直線排列。在該情況下，所述一組頁面LP可形成左半頁面，而所述另一組頁面RP可形成右半頁面。
[0035]例如，如圖2中圖示的，NAND單元陣列IlOa和IlOb中的每一個可包括按照矩陣排列的多個存儲單元MC。例如，沿著同一列排列的存儲單元MC可彼此串聯連接，並且在每一列一端安排的存儲單元MC可連接到位線，而每一列的另一端可連接到公共源極線CSL。位線BL可沿著列方向延長並可連接到存儲單元MC的源極和漏極，而字線WL可沿著行方向延長並可耦接以控制存儲單元MC的柵極。
[0036]第一字線WLO和位線BL之間的連接可通過串(string)選擇線SSL來控制。串選擇線SSL可連接到串選擇電晶體的柵極。而且，存儲單元MC和公共源極線CSL之間的連接可通過地選擇線GSL來控制。地選擇線GSL可連接到地選擇電晶體的柵極。
[0037]沿著每一行排列的存儲單元MC可形成頁面(見圖1的LP和RP)。例如，NAND單元陣列IlOa的第一頁LP-O和NAND單元陣列IlOb的第一頁RP-O可包括與第一字線WLO連接的存儲單元MC。而且，NAND單元陣列IlOa的第η頁LP_n和NAND單元陣列IlOb的第η頁RP-n可包括與第η字線WLn連接的存儲單元MC。
[0038]由於上述NAND單元陣列IIOa和IlOb具有串聯連接結構、並由此可省略在每一串中連接存儲單元MC的接觸結構，所有與具有NOR結構的單元陣列相比，可實現高集成水平。然而，由於NAND單元陣列IlOa和IlOb與具有NOR結構的單元陣列相比可能不容易提供高速隨機存取，所以可能不容易實現使用一個串行輸出端子的串行外圍接口(SPI)結構。在這方面，根據當前實施例的非易失性存儲器件100可提供這樣的單元結構，其能夠通過使用NAND單元陣列IlOa和IlOb來增加數據容量，並且即使當使用一個串行輸出端子時，也能夠實現下述高速輸出。
[0039]一起參考圖1和2，NAND單元陣列IlOa和IlOb中的每一個可包括這樣的結構，其中連接其每一個具有圖2的電路結構的多個塊。一塊中的位線BL的數目和字線WL的數目可根據塊尺寸而適當地選擇，並不限制當前實施例的範圍。而且，NAND單元陣列IlOa和IlOb中的每一個可通過將位線BL分離為偶數位線和奇數位線來操作。
[0040]NAND單元陣列IlOa可連接到X解碼器115a，而NAND單元陣列IlOb可連接到X解碼器115b。X解碼器115a和115b可彼此分離並可平行排列。更詳細地，X解碼器115a可連接到頁面LP並可控制NAND單元陣列IlOa中的字線WL，而X解碼器115b可連接到頁面RP並可控制NAND單元陣列IlOb中的字線WL。如果NAND單元陣列IlOa和IlOb具有相同存儲容量，則X解碼器115a和115b可具有相同結構。
[0041]例如，X解碼器115a可包括用於解碼NAND單元陣列IlOa中的存儲單元MC的地址信息的解碼單元、和用於根據該地址信息來驅動頁面LP的X-多路復用器/驅動器。X解碼器115b可包括用於解碼NAND單元陣列IlOb中的存儲單元MC的地址信息的解碼單元、和用於根據該地址信息來驅動頁面RP的X-多路復用器/驅動器。這樣，可通過單獨使用這兩個X解碼器115a和115b，來順序或同時驅動這兩組頁面LP和RP。
[0042]為了感測和鎖存數據，NAND單元陣列IlOa和IlOb可以一一連接到頁面緩衝器120a和120b。例如，NAND單元陣列IlOa的位線BL可連接到頁面緩衝器120a，而NAND單元陣列IlOb的位線BL可連接到頁面緩衝器120b。由於如上所述頁面緩衝器120a和120b彼此分離,所以可獨立執行NAND單元陣列IlOa和IlOb的操作。
[0043]頁面緩衝器120a和120b中的每一個可包括感測放大器，用於感測和鎖存數據。例如，感測放大器可包括感測單元和鎖存單元。如果NAND單元陣列IlOa和IlOb具有相同存儲容量，則頁面緩衝器120a和120b可具有相同結構。如果NAND單元陣列IlOa和IlOb通過將偶數列和奇數列分離而操作，則頁面緩衝器120a和120b中的每一個的容量可對應於NAND單元陣列IlOa和IlOb中的每一個的容量的1/2。
[0044]頁面緩衝器120a和120b可經由多路復用器鎖存單元140而連接到輸入/輸出(I/O)緩衝和鎖存單元150。I/O緩衝和鎖存單元150可在I/O接口 160和外部設備之間的數據輸入和輸出期間用作數據緩衝器。例如，I/o接口 160可包括串行外圍接口(SPI)或並行接口。多路復用器鎖存單元140可調整從頁面緩衝器120a和120b向I/O緩衝和鎖存單元150輸出的數據、或者從I/O緩衝和鎖存單元150向頁面緩衝器120a和120b輸入的數據。
[0045]控制邏輯130可控制X解碼器115a和115b以便控制NAND單元陣列I IOa和IlOb的讀取和寫入操作，並可控制多路復用器鎖存單元140以便控制頁面緩衝器120a和120b的數據輸入和輸出。例如，當如下所述順序和連續輸出NAND單元陣列IlOa和IlOb的數據時，控制邏輯130可形成讀取控制電路。在當前實施例中，該控制邏輯130被圖示為主要控制多路復用器。然而，控制邏輯130不限於此，並可控制非易失性存儲器件100的所有內核和外圍電路。
[0046]輸入地址檢測單元135可連接到控制邏輯130以便在讀取操作中提供開始地址信息。例如，輸入地址檢測單元135可執行檢測和鎖存輸入地址信息的操作。例如，輸入地址檢測單元135可檢測和鎖存該開始地址信息。
[0047]在根據當前實施例的非易失性存儲器件100中，為了便於解釋，可使用序數(例如，第一和第二)來分開表示NAND單元陣列IlOa和110b、頁面LP、X解碼器115a和115b、以及頁面緩衝器120a和120b。例如，與讀取操作中的開始地址對應的NAND單元陣列可被稱為第一 NAND單元陣列，而另一 NAND單元陣列可被稱為第二 NAND單元陣列。在該情況下，第一 NAND單元陣列可包括第一組頁面，而第二 NAND單元陣列可包括第二組頁面。而且，第一 NAND單元陣列可連接到第一 X解碼器和第一頁面緩衝器，而第二 NAND單元陣列可連接到第二 X解碼器和第二頁面緩衝器。
[0048]圖3是根據本發明另一實施例的非易失性存儲器件IOOa的框圖。根據當前實施例的非易失性存儲器件IOOa是從圖1的非易失性存儲器件100部分修改得到的，並由此這裡不提供這兩個實施例中的重複描述。
[0049]參考圖3，非易失性存儲器件IOOa可包括NAND單元陣列110a、110b、110c和IlOcL例如，NAND單元陣列110a、110b、110c和IlOd可在相同結構中形成，並可具有相同容量。示範性提供了 NAND單元陣列110a、110b、110c和IlOd的圖示的數目和排列。例如，可省略NAND單元陣列110a、IIOb、110c和IlOd之一，或者可添加多個NAND單元陣列(未示出)。此外，儘管沿著直線排列NAND單元陣列110a、110b、I IOc和I IOd,但是可以沿著兩條或多條線排列它們。
[0050]X解碼器115a、115b、115c和115d可以沿著行方向——連接到NAND單元陣列110a、110b、IlOc和110d，而頁面緩衝器120a、120b、120c和120d可以沿著列方向——連接到NAND單元陣列110a、110b、IlOc和IlOd0例如，X解碼器115a和頁面緩衝器120a可連接到NAND單元陣列110a，X解碼器115b和頁面緩衝器120b可連接到NAND單元陣列110b，X解碼器115c和頁面緩衝器120c可連接到NAND單元陣列110c，而X解碼器115d和頁面緩衝器120d可連接到NAND單元陣列110d。
[0051 ] 頁面緩衝器120a、120b、120c和120d可連接以便與多路復用器鎖存單元140交換數據。控制邏輯130可以連接到X解碼器115a、115b、115c和115d以及多路復用器鎖存單元140，以便控制非易失性存儲器件IOOa的操作。
[0052]在根據當前實施例的非易失性存儲器件IOOa中，為了便於解釋，可使用序數(例如，第一到第四)來分開表示NAND單元陣列110a、110b、I IOc和I IOcUX解碼器115a、115b、115c和115d、以及頁面緩衝器120a、120b、120c和120d。例如，與讀取操作中的開始地址對應的NAND單元陣列可被稱為第一 NAND單元陣列,而隨後的NAND單元陣列可被稱為第二NAND單元陣列、第三NAND單元陣列、和第四NAND單元陣列。在該情況下，第一 NAND單元陣列可連接到第一 X解碼器和第一頁面緩衝器，第二 NAND單元陣列可連接到第二 X解碼器和第二頁面緩衝器，第三NAND單元陣列可連接到第三X解碼器和第三頁面緩衝器，而第四NAND單元陣列可連接到第四X解碼器和第四頁面緩衝器。
[0053]圖4是根據本發明實施例的電子控制系統200的框圖。
[0054]參考圖4，主機210和存儲晶片220可經由接口 240彼此連接以便交換數據。例如，接口 240可包括SPI。在該情況下，主機210可作為主裝置操作，而存儲晶片220可作為從裝置操作。此外，數據可經由一個管腳在存儲晶片220和主機210之間傳送。
[0055]存儲晶片220可包括上述非易失性存儲器件100和IOOa中的至少一個。主機210可包括用於控制存儲晶片220的控制器，例如中央處理單元(CPU)。可選地，電子控制系統200可進一步包括I/O設備(未示出)，用於向和從外部設備傳送和接收數據。主機210可經由I/O設備接收數據的輸入，以便在存儲晶片220中存儲數據，或者可經由I/O設備輸出存儲晶片220中存儲的數據。例如，上述電子控制系統200可包括計算機、蜂窩電話、移動裝置、個人數字助理(PDA)、導航裝置、或家用器具。
[0056]現在將參考圖5到8來描述根據本發明實施例的非易失性存儲器件的連續讀取操作。
[0057]參考圖5，檢測NAND單元陣列中的開始地址(S10)。然後，同時感測第一 NAND單元陣列中的與開始地址對應的第一頁的數據、和第二 NAND單元陣列中的第一頁之後的第二頁的數據(S20)。例如，可通過驅動與第一 NAND單元陣列連接的第一 X解碼器，而感測數據並將數據鎖存在第一頁面緩衝器上，並且同時，可通過驅動與第二 NAND單元陣列連接的第二 X解碼器，而感測數據並將數據鎖存在第二頁面緩衝器上。
[0058]然後，第一頁的數據和/或第二頁的數據可被輸出到外部設備，並且在輸出數據期間，可感測第二頁之後的第三頁的數據(S30)。例如，可通過驅動與第三頁連接的第三X解碼器，而感測數據並將數據鎖存在第三頁面緩衝器上。第三頁可被包括在第一 NAND單元陣列或第三NAND單元陣列中。如果第三頁被包括在第一 NAND單元陣列中，則第三X解碼器可與第一 X解碼器相同。
[0059]然後，在輸出第三頁的數據期間，可將第三頁之後的第四頁的數據輸出到外部設備(S40)。例如，可通過驅動與第四頁連接的第四X解碼器，而感測數據並將數據鎖存在第四頁面緩衝器上。第四頁可被包括在第一或第二 NAND單元陣列中。可重複操作S40以將所有數據順序和連續輸出到外部設備。
[0060]圖6和7是用於描述根據本發明實施例的基於開始地址SA的位置來操作非易失性存儲器件的方法的框圖。圖8是根據本發明實施例的操作非易失性存儲器件的方法的時序圖。
[0061]參考圖6，可同時感測與開始地址SA對應的第一頁LP-O的數據以及第一頁LP-O之後的第二頁RP-O的數據(①)。例如，第一頁LP-O可被包括在NAND單元陣列IlOa中，而第二頁RP-O可被包括在NAND單元陣列IlOb中。第一和第二頁LP-O和RP-O的數據可被分別感測並鎖存在頁面緩衝器120a和120b中。
[0062]然後，在經由多路復用器鎖存單元140順序輸出開始地址SA之後的第一頁LP-O的數據以及第二頁RP-O的數據期間，第三頁LP-1的數據可被感測並鎖存在頁面緩衝器120a中(②)。在該情況下，第三頁LP-1可被包括在NAND單元陣列IlOa中，並可沿著行被直接安排在第一頁LP-O之下。
[0063]然後，在輸出第三頁LP-1的數據期間，可感測隨後第四頁RP-1的數據(③)。第四頁RP-1可被包括在NAND單元陣列IlOb中，並且第四頁RP-1的數據可被鎖存在頁面緩衝器120b上。然後，在輸出第四頁RP-1的數據期間，可感測隨後第五頁LP-2的數據(④)。第五頁LP-2可被包括在NAND單元陣列IlOa中，並且第五頁LP-2的數據可被鎖存在頁面緩衝器120a上。
[0064]這樣，從開始地址SA起的第一到第四頁LP-O、RP-O、LP-1和RP-1的數據可被順序和連續輸出。特別是，除了初始數據感測之外，由於在輸出前一頁數據的時間內感測一頁數據，所以從開始地址SA起的數據可被連續輸出，而沒有頁面之間的等待時間。此外，如果重複上述讀取操作，則從開始地址SA起的所有數據可沒有等待時間地連續輸出。[0065]參考圖7，可同時感測與開始地址SA對應的第一頁RP-O的數據以及第一頁RP_0之後的第二頁LP-1的數據(①)。例如，第一頁RP-O可被包括在NAND單元陣列IlOb中，而第二頁LP-1可被包括在NAND單元陣列IlOa中。第一和第二頁RP-O和LP-1的數據可被分別感測並鎖存在頁面緩衝器120b和120a中。
[0066]在當前實施例中，儘管第一和第二頁RP-O和LP-1在不同的相鄰行中安排，但是由於分開使用X解碼器115b和115a以及頁面緩衝器120b和120a，所以可同時感測第一和第二頁RP-O和LP-1的數據。同時感測第一和第二頁RP-O和LP-1的數據的原因是因為第一頁RP-O的開始地址SA位於第一行中的最後一列附近。這樣，在用於從開始地址SA輸出第一頁RP-O的數據的短時間內，可能不容易感測隨後第二頁LP-1的數據。一般，在輸出第一頁RP-O的數據之後，提供預定等待時間，並由此確保用於讀取第二頁LP-1的數據的時間。
[0067]然而，在當前實施例中，在經由多路復用器鎖存單元140順序輸出在頁面緩衝器120b上鎖存的開始地址SA之後的第一頁RP-O的數據、和在頁面緩衝器120a上鎖存的第二頁LP-1的數據期間，可感測NAND單元陣列IlOb的第三頁RP-1的數據(②)。因此，不需要提供用於感測第三頁RP-1的數據的等待時間。
[0068]然後，在輸出第三頁RP-1的數據期間，NAND單元陣列IlOa的隨後第四頁LP-2的數據可被感測並鎖存在頁面緩衝器120a上(③)。然後，在輸出第四頁LP-2的數據期間，NAND單元陣列IlOb的隨後第五頁RP-2的數據可被感測並鎖存在頁面緩衝器120b上(④)。
[0069]因此，從開始地址SA起的第一到第四頁RP-O、LP-URP-1和LP-2的數據可被順序和連續輸出。特別是，除了初始數據感測之外，由於在輸出前一頁數據的時間內感測一頁數據，所以從開始地址SA起的數據可被連續輸出，而沒有頁面之間的等待時間。此外，如果重複上述讀取操作，則從開始地址SA起的所有數據可沒有等待時間地連續輸出。
[0070]這樣，可以高速讀取數據，並由此可改進非易失性存儲器件的讀取性能。以上高速連續讀取性能可滿足使用SPI的產品的標準，如圖8中圖示的。更詳細地，如果將晶片選擇信號輸入到晶片選擇端子CS#，則指令和地址可根據串行時鐘端子SCK的時鐘信號而順序輸入到串行輸入端子SI。在輸入地址之後，可沒有等待時間地將數據D1、D2等順序輸出到串行輸出端子S0。
[0071]圖9到12是用於描述根據本發明另一實施例的基於開始地址的位置來操作非易失性存儲器件的方法的框圖。根據圖6和7的方法而部分修改得到根據當前實施例的方法，並由此這裡不提供這兩個實施例中的重複描述。
[0072]參考圖9，如果開始地址SA對應於NAND單元陣列110a，則初始地，NAND單元陣列IlOa和IlOb的第一和第二頁的數據可被同時感測和鎖存(①)。然後，在輸出第二頁的數據期間，可感測和鎖存NAND單元陣列IlOc的隨後第三頁的數據(②)。然後，在輸出第三頁的數據期間，可感測和鎖存NAND單元陣列IlOd的隨後第四頁的數據(③)。然後，在輸出第四頁的數據期間，可感測和鎖存NAND單元陣列IlOa的隨後第五頁的數據(④)。
[0073]參考圖10，如果開始地址SA對應於NAND單元陣列110b，則初始地，NAND單元陣列IlOb和IlOc的第一和第二頁的數據可被同時感測和鎖存(①)。然後，在輸出第二頁的數據期間，可感測和鎖存NAND單元陣列IlOd的隨後第三頁的數據(②)。然後，在輸出第三頁的數據期間，可感測和鎖存NAND單元陣列IlOa的隨後第四頁的數據(③)。然後，在輸出第四頁的數據期間，可感測和鎖存NAND單元陣列IlOb的隨後第五頁的數據(④)。[0074]參考圖11，如果開始地址SA對應於NAND單元陣列110c，則初始地，NAND單元陣列IlOc和IlOd的第一和第二頁的數據可被同時感測和鎖存(①)。然後，在輸出第二頁的數據期間，可感測和鎖存NAND單元陣列IlOa的隨後第三頁的數據(②)。然後，在輸出第三頁的數據期間，可感測和鎖存NAND單元陣列IlOb的隨後第四頁的數據(③)。然後，在輸出第四頁的數據期間，可感測和鎖存NAND單元陣列IlOc的隨後第五頁的數據(④)。
[0075]參考圖12，如果開始地址SA對應於NAND單元陣列110d，則初始地，NAND單元陣列IlOd和IlOa的第一和第二頁的數據可被同時感測和鎖存(①)。然後，在輸出第二頁的數據期間，可感測和鎖存NAND單元陣列IlOb的隨後第三頁的數據(②)。然後，在輸出第三頁的數據期間，可感測和鎖存NAND單元陣列IlOc的隨後第四頁的數據(③)。然後，在輸出第四頁的數據期間，可感測和鎖存NAND單元陣列IlOd的隨後第五頁的數據(④)。
[0076]如上所述，與開始地址SA的位置無關，可以在沒有頁面之間的等待時間的情況下順序和連續輸出從開始地址SA起的第一到第四頁的數據。而且，如果重複在第三頁之後的上述操作，則可以在沒有頁面之間的等待時間的情況下順序和連續輸出從第一頁的開始地址SA起的所有數據。以上操作性能可滿足在沒有頁面之間的等待時間的情況下高速連續讀取數據所需的產品的標準。例如，如果通過使用一個串行輸出端子輸出數據(見圖8的SO )，則可改進產品的性能。
[0077]儘管已參考本發明的示範實施例具體示出和描述了本發明，但是本領域技術人員將理解的是，可在這裡進行形式和細節的各種改變，而不脫離以下權利要求所限定的本發明的精神和範圍。
【權利要求】
1.一種非易失性存儲器件，包括: 第一 NAND單元陣列，包括第一組頁面； 第二 NAND單元陣列，包括第二組頁面； 多個X解碼器，與所述第一和第二 NAND單元陣列至少一一連接；和控制邏輯，用於控制所述多個X解碼器，以同時感測所述第一組頁面之中的與開始地址對應的第一頁的數據、以及所述第二組頁面之中的該第一頁之後的第二頁的數據。
2.根據權利要求1的非易失性存儲器件，其中該控制邏輯控制所述多個X解碼器，以在向外部設備輸出該第二頁的數據期間，感測該第二頁之後的第三頁的數據。
3.根據權利要求2的非易失性存儲器件，其中該第一組頁面包括第三頁，並且 其中該第三頁被安排在鄰近該第一頁的一行中。
4.根據權利要求3的非易失性存儲器件，其中所述多個X解碼器包括: 與該第一 NAND單元陣列連接的至少一個第一 X解碼器；和 與該第二 NAND單元陣列連接的至少一個第二 X解碼器。
5.根據權利要求2的非易失性存儲器件，進一步包括第三NAND單元陣列，包括第三組頁面， 其中該第三組頁面包括該第三頁。
6.根據權利要求5的非易失性存儲器件，其中所述多個X解碼器包括: 與該第一 NAND單元陣列連接的至少一個第一 X解碼器； 與該第二 NAND單元陣列連接的至少一個第二 X解碼器；和 與該第三NAND單元陣列連接的至少一個第三X解碼器。
7.根據權利要求1的非易失性存儲器件，進一步包括多個頁面緩衝器，與所述第一和第二 NAND單元陣列至少一一連接，以便感測和鎖存所述第一和第二 NAND單元陣列的數據。
8.根據權利要求1的非易失性存儲器件，進一步包括輸入地址檢測單元，用於檢測該開始地址。
9.根據權利要求1的非易失性存儲器件，其中所述多個X解碼器中的每一個包括X多路復用器/驅動器。
10.根據權利要求1到9中的任一個的非易失性存儲器件，其中該控制邏輯經由串行外圍接口(SPI)向外部設備連續輸出從該開始地址起的所述第一和第二 NAND單元陣列的數據，而沒有頁面之間的等待時間。
11.一種非易失性存儲器件，包括: 多個NAND單元陣列，其每一個包括多個頁面； 多個X解碼器，與所述多個NAND單元陣列至少一一連接； 多個頁面緩衝器，與所述多個NAND單元陣列至少一一連接，以便感測和鎖存所述多個NAND單元陣列的數據；和 控制邏輯，用於控制所述多個X解碼器，以同時感測所述多個NAND單元陣列之中的與開始地址對應的第一 NAND單元陣列的第一頁的數據、以及該第一頁之後的第二 NAND單元陣列的第二頁的數據，以便從開始地址起順序輸出所述多個NAND單元陣列的數據。
12.根據權利要求11的非易失性存儲器件，其中該控制邏輯控制所述多個X解碼器，以在向外部設備輸出該第二頁的數據期間，感測該第二頁之後的第三頁的數據，並且其中該第三頁被包括在所述多個NAND單元陣列之中的第一 NAND單元陣列或第三NAND單元陣列中。
13.一種非易失性存儲器件，包括: 多個NAND單元陣列，其每一個包括多個頁面； 多個X解碼器，與所述多個NAND單元陣列至少一一連接； 多個頁面緩衝器，與所述多個NAND單元陣列至少一一連接，以便感測和鎖存所述多個NAND單元陣列的數據；和 控制邏輯，用於控制數據讀取操作，以便經由串行外圍接口(SPI)向外部設備順序輸出從開始地址起的所述多個NAND單元陣列的數據，而沒有頁面之間的等待時間。
14.根據權利要求13的非易失性存儲器件，其中該控制邏輯控制所述多個X解碼器，以同時感測所述多個NAND單元陣列之中的與開始地址對應的第一 NAND單元陣列的第一頁的數據、以及該第一頁之後的第二 NAND單元陣列的第二頁的數據，並然後在向該外部設備輸出該第二頁的數據期間、感測該第二頁之後的第三頁的數據。
15.—種電子控制系統,包括: 主機；和 存儲晶片，用於經由串行外圍接口(SPI)與該主機交換數據， 其中該存儲晶片包括:`` 第一 NAND單元陣列，包括第一組頁面； 第二 NAND單元陣列，包括第二組頁面； 多個X解碼器，與所述第一和第二 NAND單元陣列至少一一連接；和控制邏輯，用於控制所述多個X解碼器，以同時感測所述第一組頁面之中的與開始地址對應的第一頁的數據、以及所述第二組頁面之中的該第一頁之後的第二頁的數據。
16.一種用於操作非易失性存儲器件的方法，該方法包括: 檢測包括第一組頁面的第一 NAND單元陣列的開始地址、和包括第二組頁面的第二NAND單元陣列；和 同時感測所述第一組頁面之中的與開始地址對應的第一頁的數據、以及所述第二組頁面之中的該第一頁之後的第二頁的數據。
17.根據權利要求16的方法，進一步包括在向外部設備輸出該第二頁的數據期間，感測該第二頁之後的第三頁的數據。
18.根據權利要求16的方法，其中所述同時感測步驟包括感測所述第一和第二頁的數據，並將所述數據分別鎖存在與所述第一和第二頁對應的第一和第二頁面緩衝器上。
【文檔編號】G11C16/26GK103608867SQ201280025856
【公開日】2014年2月26日 申請日期:2012年3月22日 優先權日:2011年4月1日
【發明者】徐明揆, 金龍洙 申請人:中小企業銀行