汲極內具有缺陷區的靜電放電保護結構及其製造方法
2023-06-17 11:24:46 1
專利名稱：汲極內具有缺陷區的靜電放電保護結構及其製造方法
技術領域：
本發明系有關於半導體集成電路技術，特別有關於一種靜電放電保護結構及其製造方法，更特別有關於一種汲極內具有缺陷區的靜電放電保護結構及其製造方法。
然而在半導體裝置中，靜電放電(ESDelectrostatic discharge)經常在乾燥環境下因碰觸帶靜電體而自晶片的輸出入墊(I/O pad)侵入，造成集成電路損傷。尤其MOS電晶體因其具有容易破裂(rupture)的薄閘極氧化層(thingate oxide)，因此對高電壓放電(high voltage discharges)極為敏感。
如
圖1所示，半導體裝置中一般具有內部電路組件區30及一與之電性連接的輸出入墊10，其中，於兩者之間加入一靜電放電保護結構20，以對靜電放電進行限電位和過濾，避免發生ESD損傷。
靜電放電保護結構20一般包括金氧半(MOS)電晶體，如NMOS、PMOS、或CMOS電晶體，如圖2所示，在NMOS電晶體的場合中，閘極21和源極22接地，因此，在正常運作時NMOS電晶體25並不導通，而在發生靜電放電時，則利用內建NPN雙載子電晶體26(build-in parastic npn bipolar transistor，或簡稱BJT組件)的預先導通，來保護內部電路元件區30，其中，源極N+型摻雜區22形成射極E，汲極N+型摻雜區23形成集極C，而P型矽基底24則形成基極B，由於射基極E、B接地，當靜電放電出現在輸出入墊10時，ESD電壓將觸發(trigger)寄生雙載子電晶體26，使NMOS電晶體25因電壓崩潰(breakdown)而進入跳回區(snapback region)，並藉此傳導ESD電流。
然而，如果當作ESD保護組件的NMOS電晶體25不能及時因電壓崩潰而進入跳回區，或是無法及時將大量的ESD電流傳導出去，則靜電放電將直接侵入內部電路元件區30造成損傷。因此，發展一種能實時將大量的ESD電流傳導出去的ESD組件就成為半導體組件技術上的一大課題。
本發明提供另一種靜電放電保護結構，至少包括一半導體基底，其具有第一導電型態；一閘極結構，位於該半導體基底表面；一源/汲極，其具有第二導電型態，位於該閘極結構兩側的半導體基底內；以及一缺陷結構區，位於該汲極內。
另外，本發明提供的靜電放電保護結構的製造方法之一，至少包括下列步驟提供一半導體基底；形成一閘極結構於該基底表面；形成一源極區與一汲極區於該閘極結構兩側的該基底內；以及於該汲極區內形成一缺陷結構區。
本發明提供的靜電放電保護結構的製造方法之二，包括下列步驟提供一具有第一導電型態的基底；形成一閘極結構於該基底表面；以該閘極結構為遮蔽罩幕，將具有第二導電型態的離子植入該基底內，形成一淡摻雜區；於該閘極結構的側壁形成間隙壁；以該閘極結構和間隙壁為遮蔽罩幕，將具有第二導電型態的離子植入該基底，形成一源極區與一汲極區；以及形成一缺陷結構區於該汲極區內。
本發明提供的靜電放電保護結構的製造方法之三，包括下列步驟提供一P型基底；形成一閘極結構於基底表面；以閘極結構為遮蔽罩幕，將N型離子植入基底內，形成一N-型淡摻雜區；於該閘極結構的側壁形成間隙壁；以該閘極結構和間隙壁為遮蔽罩幕，將N型離子植入基底，形成N+型的一源極區與一汲極區；以及於該汲極區內形成一缺陷結構區。
本發明的靜電放電保護結構，由於位於該汲極內的該缺陷結構區，能夠產生大量漏電流，而能增進該靜電放電保護結構的效果。
圖2系顯示圖1的傳統靜電放電保護結構的半導體剖面圖。
圖3和圖4系顯示本發明的靜電放電保護結構的製造流程剖面圖。
圖5系顯示本發明的靜電放電保護結構，以及內建寄生雙載子電晶體示意圖。
首先請參閱圖3，該步驟為依傳統半導體製程在基底300表面形成一閘極結構310，其包括一閘極絕緣層312及一閘極導電層314。其中該基底300為一半導體材質，其導電型態則有P型及N型兩種，另在製作互補式金氧半電晶體的場合中(CMOS)，基底亦有可能包括P型井、N型井或雙井，在此以P型矽基底為例，但並非限定本發明。其形成步驟則例如先定義主動區，其次利用一熱氧化製程，如區域氧化法(LOCOS)形成一場絕緣層(field insulator)(未顯示)，藉此可隔離出內部電路元件區(未顯示)、靜電放電保護結構區100及其它各自的主動區(未顯示)。然而為了方便說明，本實施例的說明將只針對該靜電放電保護結構區100的部分做說明。
請參閱圖3，在該基底300表面依序形成一絕緣層(未顯示)及一導電層(未顯示)，該絕緣層系作為後續閘極氧化層的材料，因此通常系在高溫環境下以熱氧化製程來形成。而導電層一般為一復晶矽層，其例如可以矽甲烷SiH4為主反應物，並藉低壓化學氣相沉積(LPCVD)製程產生，用以作為後續的閘電極。其中，為使導電層具有導電性，可使用熱擴散法或離子植入法植入磷或砷離子，形成經摻雜的復晶矽層。之後，例如可以一微影蝕刻製程步驟圖案化該復晶矽層314、閘極氧化層312，而形成一閘極結構310。
接著仍請參閱圖3，以該閘極結構310為遮蔽罩幕，將與基底具不同導電型態的離子植入該基底300內，形成一淡摻雜區330(亦稱為LDD區)。例如，利用離子布植程序，植入N型離子如含磷或含砷離子至P型基底300，形成N-淡摻雜區330，其植入劑量大抵為5E13～5E19atom/cm3，能量則大抵為10～50Kev。之後，當然可對該淡摻雜區330進行一回火處理。
其次，仍請參閱圖3，該步驟系在該閘極結構側壁形成間隙壁(spacer)320，其形成方式例如是先順應性地形成例如是以CVD製程沉積的SiO2層的一絕緣層(未顯示)於該基底300與該閘極結構310表面上，然後經例如是幹蝕刻的非均向性蝕刻製程來去除部分該絕緣層而形成該間隙壁320。另外要說明的是，形成該間隙壁320的步驟並非一定必要，也就是說，即使不形成該間隙壁320也不會影響本發明的靜電放電保護效果。當然，若不形成該間隙壁320時，則前述的形成該淡摻雜區330的步驟可以省略。
仍請參閱圖3，該步驟系以閘極結構310及該間隙壁320為遮蔽罩幕，將離子植入該基底300，而形成是濃摻雜區的一源極340、一汲極350。亦即將與淡摻雜區330具相同導電型態的離子植入該基底300內，且以較高的劑量形成濃摻雜區(亦即源/汲極)。其形成方式例如可利用離子布植程序，來植入N型離子如含磷或含砷離子形成一N+型濃摻雜區的該源極340、該汲極350，其植入劑量大抵為2E20～2E21atom/cm3，能量則大抵為40～80Kev。之後，當然可對該源/汲極340、350進行一回火處理。
接著請參閱圖4，該步驟繫於該汲極350內形成一缺陷結構區400，其形成方式例如先將不需離子植入的區域用光阻(未圖標)當作是罩幕罩起來，然後再利用離子布植程序410，來植入例如是鍺(Ge)或氬(Ar)離子於該汲極350內，使部分該汲極350內的結晶結構被打成具有缺陷的區域400，然後再除去該光阻罩幕(未圖標)，而形成一靜電放電保護結構101。而前述的植入鍺的劑量大抵為2E20～2E21atom/cm3，能量則大抵為40～80Kev，而位於該汲極350內的該缺陷結構區400的範圍，系從該基底300表面開始，並延伸至垂直深度大抵為200～400埃之處，如圖4所示。這裡要強調的是，任何可以形成該缺陷結構區400的方式都屬於本發明的專利範圍，本實施例雖僅以植入鍺或氬離子為例，但並非限定本發明。
另外特別要強調的是，形成該缺陷結構區400的步驟必須要在該淡摻雜區330及源/汲極340、350的回火處理(或稱活性化處理，activation process)之後，因為為了要保持該缺陷結構區400中的缺陷，如此該缺陷結構區400才能夠產生大量漏電流而容易地導通(turn on)內建雙載子電晶體，進而增進該靜電放電保護結構101的效果。當然也就是說，在形成該缺陷結構區400之後，不能再進行會破壞該缺陷結構區400的缺陷結構的較高溫的回火處理。
接著，請參閱圖5，圖5系顯示本發明的靜電放電保護結構，以及內建寄生雙載子電晶體示意圖。本發明亦提供一種靜電放電保護結構101，包括一半導體基底300，其具有第一導電型態；一閘極結構310，其側壁更可以具有絕緣間隙壁320，位於該基底300表面；一源/汲極340、350，其具有第二導電型態，位於該閘極結構310兩側的該基底300內；以及一缺陷結構區400，位於該汲極350內。其中該源/汲極340、350內可更包括有LDD區330。
本發明的靜電放電保護結構101的特徵在於位於該汲極350內的該缺陷結構區400，能夠產生大量漏電流而容易地導通內建雙載子電晶體500，進而增進該靜電放電保護結構101的效果。
而本發明的靜電放電保護結構101的製造方法，則例如由上述的製造方法所形成，因此各組件的材質如前所述，在此不再詳述。
還有，本發明的靜電放電保護結構101，以及其內建雙載子電晶體500系如圖5所示，在NMOS電晶體的場合中，閘極結構310和源極340接地，因此，在正常運作時NMOS電晶體並不導通，而在發生靜電放電時，則利用該內建NPN雙載子電晶體500的預先導通，來保護內部電路元件區520，其中，源極340系當作是射極E，汲極350系當作是集極C，而P型矽基底300則當作是基極B，由於射基極E、B接地，當靜電放電出現在輸出入墊510時，ESD電壓將觸發(trigger)寄生雙載子電晶體500而進入跳回區(snapback region)。此時由於本發明的靜電放電保護結構101的特徵位於該汲極350內的缺陷結構區400，會產生(induce)大量漏電流而容易地導通該內建NPN雙載子電晶體500，進而增進該靜電放電保護結構101的效果。並且，由於靜電放電時的施加電壓(ESD zapping)，使得位於該汲極350下側的接合處(junction)的電子空乏區530(depletion region)範圍變大而更接近該缺陷結構區400，如此更促使靜電放電的漏電流變得更大而更容易地導通該內建NPN雙載子電晶體500，進而更增進該靜電放電保護結構101的效果，以避免內部電路元件區520的損傷。
本發明中所應用的物質材料，並不限於實施例所引述，其能由各種具恰當特性的物質和形成方法所置換，且本發明的結構空間亦不限於實施例引用的尺寸大小。
雖然本發明已以較佳實施例揭示如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當由權利要求書所界定。
權利要求
1.一種汲極內具有缺陷區的靜電放電保護結構的製造方法，包括下列步驟提供具有一閘極結構的一基底；形成一源極區與一汲極區於該閘極結構兩側的該基底內；以及形成一缺陷結構區於該汲極區內。
2.如權利要求1所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中形成該缺陷結構區系利用離子布植製程來形成缺陷結構。
3.如權利要求2所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該離子布植製程系植入鍺(Ge)或氬(Ar)離子。
4.如權利要求3所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該鍺離子的植入劑量大抵為5E14～1E16atom/cm3，能量則大抵為40～60Kev。
5.一種汲極內具有缺陷區的靜電放電保護結構的製造方法，包括下列步驟提供一具有第一導電型態的基底；形成一閘極結構於該基底表面；以該閘極結構為遮蔽罩幕，將具有第二導電型態的離子植入該基底內，形成一淡摻雜區；於該閘極結構的側壁形成間隙壁；以該閘極結構和間隙壁為遮蔽罩幕，將具有第二導電型態的離子植入該基底，形成一源極區與一汲極區；以及形成一缺陷結構區於該汲極區內。
6.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中在形成該淡摻雜區之後，更對該淡摻雜區進行一回火製程。
7.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中在形成該源/汲極區之後，更對該源/汲極區進行一回火製程。
8.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該第一導電型態為P型，該第二導電型態為N型。
9.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該第一導電型態為N型，該第二導電型態為P型。
10.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中形成該缺陷結構區系利用離子布植製程來形成缺陷結構。
11.如權利要求10所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該離子布植製程系植入鍺(Ge)或氬(Ar)離子。
12.如權利要求11所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中，該鍺離子的植入劑量大抵為5E14～1E16atom/cm3，能量則大抵為40～60Kev。
13.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該淡摻雜區系經由離子布植製程將N-型離子植入於該基底內。
14.如權利要求13所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該N-型離子系包括含磷和含砷離子之一者，其植入劑量大抵為5E13～5E19atom/cm3，能量則大抵為10～50Kev。
15.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中，該源/汲極區系經由離子布植製程將N+型離子植入於該基底內而形成N+型濃摻雜區。
16.如權利要求15所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該N+型離子系包括含磷和含砷離子之一者，其植入劑量大抵為2E20～2E21atom/cm3，能量則大抵為40～80Kev。
17.如權利要求5所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，在形成該缺陷結構區之後，無須再進行回火製程。
18.一種汲極內具有缺陷區的靜電放電保護結構的製造方法，包括下列步驟提供一P型基底；形成一閘極結構於基底表面；以閘極結構為遮蔽罩幕，將N型離子植入基底內，形成一N-型淡摻雜區；於該閘極結構的側壁形成間隙壁；以該閘極結構和間隙壁為遮蔽罩幕，將N型離子植入基底，形成N+型的一源極區與一汲極區；以及於該汲極區內形成一缺陷結構區。
19.如權利要求18所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中形成該缺陷結構區系利用離子布植製程來形成缺陷結構。
20.如權利要求19所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，其中該離子布植製程系植入鍺(Ge)或氬(Ar)離子。
21.如權利要求20所述的汲極內具有缺陷區的靜電放電保護結構的製造方法，其特徵在於，在形成該缺陷結構區之後，無須再進行回火製程。
22.一種汲極內具有缺陷區的靜電放電保護結構，至少包括一基底；一閘極結構，位於該基底表面；一源/汲極，位於該閘極結構兩側的該基底內；以及一缺陷結構區，位於該汲極內。
23.如權利要求22所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，該閘極結構可更包括有絕緣間隙壁，位於該閘極結構的兩側壁上。
24.如權利要求22所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，其中位於該汲極內的該缺陷結構區的範圍，系從該半導體基底表面開始，並延伸至垂直深度大抵為200～400埃之處。
25.一種汲極內具有缺陷區的靜電放電保護結構，至少包括一半導體基底，其具有第一導電型態；一閘極結構，位於該半導體基底表面；一源/汲極，其具有第二導電型態，位於該閘極結構兩側的半導體基底內；以及一缺陷結構區，位於該汲極內。
26.如權利要求25所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，其中該第一導電型態為P型，第二導電型態為N型。
27.如權利要求25所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，其中該第一導電型態為N型，第二導電型態為P型。
28.如權利要求25所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，其中位於該汲極內的該缺陷結構區的範圍，系從該半導體基底表面開始，並延伸至垂直深度大抵為200～400埃之處。
29.如權利要求25所述的汲極內具有缺陷區的靜電放電保護結構，其特徵在於，其中該閘極結構可更包括有絕緣間隙壁，位於該閘極結構的兩側壁上。
全文摘要
一種汲極內具有缺陷區的靜電放電保護結構，至少包括一半導體基底；一閘極結構，位於該半導體基底表面；一源/汲極，位於該閘極結構兩側的該半導體基底內；以及一缺陷結構區，位於該汲極內。由於位於該汲極內的該缺陷結構區，能夠產生大量漏電流，而能增進該靜電放電保護結構的效果。
文檔編號H01L21/02GK1437230SQ0210350
公開日2003年8月20日 申請日期2002年2月6日 優先權日2002年2月6日
發明者詹宜陸, 楊富量, 許義明 申請人:臺灣積體電路製造股份有限公司