基於dsp與fpga晶片的動態電壓恢復器控制系統的製作方法
2023-06-15 23:21:21
專利名稱：基於dsp與fpga晶片的動態電壓恢復器控制系統的製作方法
技術領域：
本發明涉及電力系統與電力電子技術中的動態電壓恢復器(DynamicVoItage Restorer, DVR)控制系統，特別是涉及一種基於DSP (Digital SignalProcessing,數位訊號處理晶片)及FPGA(Field Programmable Gate Array，現場可編程門陣列)晶片的動態電壓恢復器控制系統。
背景技術：
在所有電能質量擾動(電壓變動、諧波、暫態、三相不對稱等)中，電壓跌落佔有很大的比例，已經成為影響電力負荷安全運行最突出的問題之。電壓跌落主要是輸配供電線路的短路故障造成的，很難從根本上避免。在高新技術產業中，不少設備對電壓變動相當敏感，如集成電路生產線、數控工具機以及大型數據存儲設備等，電壓跌落會使這些用戶遭受重大損失。動態電壓恢復器(DVR)不僅可以消除電壓跌落或者突升，而且可以改善諧波電壓和三相不對稱電壓，限制故障電流，有助於降低電能質量惡化所引起的生產中斷、設備損壞和產品報廢等經濟損失，被認為是目前解決電壓跌落問題最為經濟、有效的用戶電力裝置。 目前，關於DVR的研究主要集中在電壓的檢測、輸出補償電壓的計算以及動態電壓跟蹤控制等方面，新型檢測方法與新型控制策略對於控制系統的計算精度與計算速度的要求越來越高。另一方面，對於採用級聯多電平拓撲結構的中壓大容量DVR，各級聯單元之間如何統一調度或相互通信也是控制系統面臨的難點，現有的控制系統難以滿足計算的高要求，且不能實現統一調度或相互通信。
發明內容
本發明所要解決的技術問題是提供一種基於DSP與FPGA晶片的動態電壓恢復器控制系統，其能滿足快速動態響應與高計算精度的要求，且能實現穩定的數據通信。本發明是通過下述技術方案來解決上述技術問題的一種基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，其包括中央數據處理板、數據採集板、級聯單元調度板、通信接口板、電源板和驅動脈衝發生板，中央數據處理板、數據採集板、級聯單元調度板和通信接口板通過總線實現數據通信，總線包括一條十六位數據總線以及一條十二位地址總線，驅動脈衝發生板通過光纖與級聯單元調度板連接以實現數據通信。優選地，所述中央數據處理板包括第一 DSP晶片、第二 DSP晶片、第一 FPGA晶片、 第一電源管理模塊和第一晶振電路，第一電源管理模塊與第一晶振電路連接，第一晶振電路與第一 DSP晶片、第二 DSP以及第一 FPGA晶片連接，第一 DSP晶片、第二 DSP晶片各自通過一條數據線與一條地址線與第一 FPGA晶片連接。優選地，所述數據採集板包括第二 FPGA晶片和第一模數轉換晶片、第一信號整形調理電路、第二電源管理模塊、第二晶振電路，第二 FPGA晶片與第一模數轉換晶片、第二晶振電路、第二電源管理模塊連接，第一信號整形調理電路與第一模數轉換晶片連接。
優選地，所述級聯單元調度板包括第三FPGA晶片、第三電源管理模塊、第三晶振電路、第一光纖驅動電路，第三FPGA晶片與第一光纖驅動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅動電路連接。優選地，所述通信接口板包括第三DSP晶片、第四FPGA晶片、第四晶振電路、RS485 接口、RS23接口、CAN接口、USB接口、HMI接口、SIM接口和Khernet接口，第四晶振電路與第四FPGA晶片、第三DSP晶片連接，第四晶振電路為第四FPGA晶片與第三DSP晶片提供外接時鐘，第四FPGA晶片與RS485接口、RS232接口和SIM接口的數據線均有獨立連接，第四FPGA晶片與USB接口、HMI接口和Khernet接口共用一條數據線，第三DSP晶片與CAN 接口的數據線相連，第四FPGA晶片與第三DSP晶片之間通過共用一條數據總線實現數據通
fn °優選地，所述驅動脈衝發生板包括第五FPGA晶片、第二模數轉換晶片、第二信號整形調理電路、第五晶振電路、第四電源管理模塊、第二光纖驅動電路，第五晶振電路與第五FPGA晶片連接，第四電源管理模塊與第四FPGA晶片連接，第二信號整形調理電路與第二模數轉換晶片連接，第五FPGA晶片與第二模數轉換晶片、第二光纖驅動電路連接。本發明的積極進步效果在於一、利用兩片高性能數位訊號處理晶片實現動態電壓恢復器的控制，在實現控制系統快速動態響應的同時也滿足了高計算精度的要求；二、控制系統所有電參數的檢測均在FPGA晶片的控制下完成，採樣速度快、精度高，且不需要DSP 晶片的直接參與；三、級聯單元調度板通過光纖與驅動脈衝生成板進行數據通信，從而實時控制H橋級聯單元，同時獲得級聯單元的狀態信息，實現了低壓控制系統與高壓執行機構之間的隔離，增強了控制系統運行的穩定性和可靠性；四、低壓控制系統中的電路板採用了靈活的可插拔式設計，數據採集板和級聯單元調度板可根據實際系統需要通過插拔來增減。
圖1為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統的原理示意圖。圖2為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的中央數據處理板的原理示意圖。圖3為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的數據採集板的原理示意圖。圖4為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的級聯單元調度板的原理示意圖。圖5為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的通信接口板的原理示意圖。圖6為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的電源板的原
理示意圖。圖7為本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統中的驅動脈衝發生板的原理示意圖。
具體實施方式
下面結合附圖給出本發明較佳實施例，以詳細說明本發明的技術方案。如圖1所示，本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統包括中央數據處理板11、數據採集板12、級聯單元調度板13、通信接口板14、電源板15和驅動脈衝發生板16。動態電壓恢復器控制系統中的+24V電源由電源板15提供，+3. 3V電源由中央數據處理板11提供。中央數據處理板11、數據採集板12、級聯單元調度板13和通信接口板 14通過總線10實現數據通信，總線10包括一條十六位數據總線(DB0 DB15)以及一條十二位地址總線(DA0 DAl 1)。驅動脈衝發生板16通過光纖17與級聯單元調度板13連接以實現數據通信。如圖2所示，中央數據處理板包括第一 DSP晶片(主DSP晶片)、第二 DSP晶片 (從DSP晶片)、第一 FPGA晶片、第一電源管理模塊和第一晶振電路。第一 DSP晶片、第二 DSP晶片採用德州儀器公司的高性能三十二位浮點數DSP晶片(型號為TMS320F28335)作為中央處理器，第一 FPGA晶片(型號為EP3C40F3MI7)負責控制整個控制系統的地址總線與數據總線。第一電源管理模塊與第一晶振電路連接，第一電源管理模塊從底板插槽取電， 將+24V轉換為+3. 3V後送入底板插槽，為其他電路板提供+3. 3V電源。第一晶振電路與第一 DSP晶片、第二 DSP以及第一 FPGA晶片連接並為這三個晶片提供外接時鐘。第一 DSP晶片、第二 DSP晶片各自通過一條十六位數據線(DB0 DBM)與一條十二位地址線(DA0 DA11)與第一 FPGA晶片連接。第一 DSP晶片、第二 DSP晶片之間既可通過第一 FPGA晶片的數據中轉實現相互通訊，也可由MCBSP接口(一種多通道緩衝串口)進行數據交換。第一 DSP晶片、第二 DSP晶片根據系統當前的電壓、電流、故障信號以及運行狀態等反饋信號作綜合判斷，計算出PWM(Pulse WidthModulation，脈寬調製)佔空比並生成PWM佔空比控制信號發送至級聯單元調度板。第二 DSP晶片作為數據處理的備份，分擔第一 DSP晶片的計算任務，第一 FPGA晶片根據第一 DSP晶片、第二 DSP晶片的命令，控制數據總線和地址總線的分時復用，從而實現中央數據處理板與數據採集板、級聯單元調度板以及通信接口板之間的數據通信。如圖3所示，數據採集板包括第二FPGA晶片(型號為EP1C6QM0C8)和第一模數轉換晶片(型號為AD7656)、第一信號整形調理電路、第二電源管理模塊、第二晶振電路。外接電壓、電流傳感器信號首先接入第一信號整形調理電路，經濾波、整形後送入第一數模轉換晶片，第二 FPGA晶片與第一模數轉換晶片、第二晶振電路、第二電源管理模塊連接，第一信號整形調理電路與第一模數轉換晶片連接。第二FPGA晶片通過片選(CS)、復位(reset)、讀取(RD)、轉換(convert)等信號控制第一模數轉換晶片的工作，第一模數轉換晶片可同時採集六路模擬信號，將其轉換成數字量信號後再通過十六位數據線(ADO ADK)送入第二 FPGA晶片中。當中央數據處理板上的第一 FPGA晶片將數據總線釋放給數據採集板時，數據採集板上的第二 FPGA晶片負責將系統電壓、電流等數據送至數據總線。第二電源管理模塊從底板插槽取電，將+24V電源轉換為士 15V電源後為外接的電壓傳感器、電流傳感器供電， 並將+3. 3V電源轉換為+1. 5V電源後為第二 FPGA晶片供電。第二晶振電路為第二 FPGA晶片提供外接時鐘。如圖4所示，級聯單元調度板包括第三FPGA晶片(型號為EP3C40F324I7)、第三電源管理模塊、第三晶振電路、第一光纖驅動電路，第三FPGA晶片與第一光纖驅動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅動電路連接。級聯單元調度板通過底板插槽上的數據總線、地址總線與中央數據處理板進行數據交換，通過光纖分別與各個驅動脈衝發生板進行數據通信。第三FPGA晶片根據中央數據處理板上的第一 FPGA晶片所規定的時刻讀(或寫)系統數據總線。級聯單元調度板上的第三FPGA發出的電信號經過第一光纖驅動電路轉換為光信號，由光纖口傳送至驅動脈衝發生板，同時從驅動脈衝發生板發出的光信號由第一光纖驅動電路轉換為電信號送入第三FPGA晶片， 從而實現級聯單元調度板與驅動脈衝發生板之間的數據通信。第三FPGA晶片根據中央數據處理板的控制信號，計算出每個H橋級聯單元的移相角，將PWM佔空比和移相角的數據信息發送給相應的驅動脈衝發生板，同時接收驅動脈衝發生板反饋的故障信息與運行狀態信息，一塊級聯單元調度板最多可同時控制十二塊驅動脈衝發生板。第三電源管理模塊從底板插槽取電，將+24V電源轉換為+5V後為第一光纖驅動電路供電，並將+3. 3V電源轉換為 +1. 5V後為第三FPGA晶片供電。第三晶振電路為第三FPGA晶片提供外接時鐘。如圖5所示，通信接口板包括第三DSP晶片(型號為TMS320F2812)、第四FPGA晶片(型號為EP1C6QM0C8)、第四晶振電路、RS485(—種串行接口標準)接口、RS232(—種串行接口標準)接口、CAN(ControllerAreaNetwork，控制器區域網)接口、USB(Universal Serial Bus，通用串行總線)接口、HMI (Human Machine hterface，人機界面)接口、 SIM(SubscriberIdentity Module，客戶識別模塊)接口和Khernet(乙太網)接口等通信接口。第四晶振電路與第四FPGA晶片、第三DSP晶片連接，第四晶振電路為第四FPGA晶片與第三DSP晶片提供外接時鐘。第四FPGA晶片與RS485接口、RS232接口和SIM接口的數據線均有獨立連接，第四FPGA晶片與USB接口、HMI接口和Khernet接口共用一條數據線， 從而實現雙向數據通信。第三DSP晶片與CAN接口的數據線相連，可與其實現雙向數據通信，同時與USB接口、HMI接口、SIM接口和Khernet接口等通信接口的控制線相連，從而實現對數據通信的時序控制。第四FPGA晶片與第三DSP晶片之間通過共用一條數據總線 141實現數據通信，第四FPGA晶片從底板數據總線上獲取DVR控制系統的運行信息，通過 RS485接口、RS232接口、SIM接口、USB接口、HMI接口和Khernet接口等埠傳送給外部設備，同時也將該運行信息傳送給第三DSP晶片，第三DSP晶片再通過CAN接口傳送給外部設備。另一方面，第四FPGA晶片通過各個通信接口接收外部控制信號，並通過底板數據總線將其發送至中央數據處理板。電源板從開關電源接入+24V，濾除其中共模電壓，並進行過壓過流保護，再送入底板插槽中，為數據採集板、級聯單元調度板和通信接口板提供+24V電源。如圖6所示，驅動脈衝發生板包括第五FPGA晶片(型號為EP1C6T144C6)、第二模數轉換晶片(型號為AD7656)、第二信號整形調理電路、第五晶振電路、第四電源管理模塊、 第二光纖驅動電路，第五晶振電路與第五FPGA晶片連接，第四電源管理模塊與第四FPGA晶片連接，第二信號整形調理電路與第二模數轉換晶片連接，第五FPGA晶片與第二模數轉換晶片、第二光纖驅動電路連接。第五晶振電路為第五FPGA晶片提供外接時鐘。第四電源管理模塊從開關電源接入士 15V與+5V電源進行穩壓濾波調理，並將+5V轉換為+3. 3V以及 +1. 5V為第四FPGA晶片供電。外接電壓傳感器由驅動脈衝發生板提供士 15V電源，傳感器信號經過第二信號整形調理電路後接入第二模數轉換晶片。第二模數轉換晶片的工作狀態與運行時序由第五FPGA晶片控制，傳感器模擬信號轉換為十六位數位訊號後被送入第五 FPGA晶片中。
如圖1所示，每塊驅動脈衝發生板16對應於一個H橋級聯單元19，控制一個H橋逆變器上的四個IGBTansulated Gate Bipolar Transistor，絕緣三雙極型功率管)驅動電路18。第五FPGA晶片根據中央數據處理板給出的PWM佔空比、該H橋級聯單元的移相角和系統要求的死區時間，通過載波移相算法計算出四路相應的級聯單元觸發脈衝。驅動脈衝發生板將觸發脈衝發送至IGBT驅動電路，經過處理後觸發級聯H橋上的四個IGBT驅動電路，同時IGBT驅動電路將IGBT故障信號反饋給驅動脈衝發生板。如圖7所示，中央數據處理板、數據採集板、級聯單元調度板、通信接口板和電源板上採用可插拔式設計，擁有完全相同的第一接插件211和第二接插件212，通過這兩個接插件插列在同一塊底板21的不同插槽上。根據實際系統的需要，底板上可增插數據採集板和級聯單元調度板以達到擴展數據採集和增加級聯單元數的目的。第一接插件211上包括 +3. 3V電源、地線(GND)、十二位地址總線DAO DA11、十六位數據總線DBO DB15以及若干片選、讀/寫使能埠。第二接插件212上包括有+24V電源以及地線(GND)。中央數據處理板上的第一 FPGA晶片通過第一接插件211上的片選、讀/寫使能埠，在不同時刻將數據總線分別釋放給中央數據處理板、數據採集板、級聯單元調度板和通信接口板進行讀寫操作，實現整個系統的數據通信。本發明基於DSP與FPGA晶片的動態電壓恢復器控制系統的工作原理為在每個控制周期內，中央數據處理板的第一 DSP晶片、第二 DSP晶片通過底板插槽的數據總線從數據採集板與級聯單元調度板讀取系統電壓電流以及各級聯單元的運行狀態。當檢測到電壓瞬時突變，第一 DSP晶片、第二 DSP晶片根據系統電壓瞬時值、相位以及直流母線電壓等迅速計算出PWM佔空比，經由底板插槽的數據總線傳送至級聯單元調度板。級聯單元調度板上的第三FPGA晶片根據中央數據處理板所發出的控制信號及PWM佔空比，統一調度各個級聯單元的驅動脈衝發生板。驅動脈衝發生板上的第四FPGA晶片根據級聯單元調度板所發出的控制信號，各自計算出本級聯單元的PWM開關信號，加上死區後發送至IGBT驅動電路， 控制相關IGBT驅動電路的開通與關斷，從而輸出補償電壓，抑制電壓的突變。由於本發明採用兩片高性能32位浮點數DSP共同分擔系統計算任務，因而計算速度快、精度高，另一方面，系統的數據採集與數據通信均由FPGA晶片控制，不需要DSP晶片的參與，很大地提高了系統採樣速度與精度，實現了系統的快速動態響應。雖然以上描述了本發明的具體實施方式
，但是本領域的技術人員應當理解，這些僅是舉例說明，在不背離本發明的原理和實質的前提下，可以對這些實施方式做出多種變更或修改。因此，本發明的保護範圍由所附權利要求書限定。
權利要求
1.一種基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，其包括中央數據處理板、數據採集板、級聯單元調度板、通信接口板、電源板和驅動脈衝發生板，中央數據處理板、數據採集板、級聯單元調度板和通信接口板通過總線實現數據通信，總線包括一條十六位數據總線以及一條十二位地址總線，驅動脈衝發生板通過光纖與級聯單元調度板連接以實現數據通信。
2.如權利要求1所述的基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，所述中央數據處理板包括第一 DSP晶片、第二 DSP晶片、第一 FPGA晶片、第一電源管理模塊和第一晶振電路，第一電源管理模塊與第一晶振電路連接，第一晶振電路與第一 DSP 晶片、第二 DSP以及第一 FPGA晶片連接，第一 DSP晶片、第二 DSP晶片各自通過一條數據線與一條地址線與第一 FPGA晶片連接。
3.如權利要求1所述的基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，所述數據採集板包括第二 FPGA晶片和第一模數轉換晶片、第一信號整形調理電路、第二電源管理模塊、第二晶振電路，第二 FPGA晶片與第一模數轉換晶片、第二晶振電路、第二電源管理模塊連接，第一信號整形調理電路與第一模數轉換晶片連接。
4.如權利要求1所述的基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，所述級聯單元調度板包括第三FPGA晶片、第三電源管理模塊、第三晶振電路、第一光纖驅動電路，第三FPGA晶片與第一光纖驅動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅動電路連接。
5.如權利要求1所述的基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，所述通信接口板包括第三DSP晶片、第四FPGA晶片、第四晶振電路、RS485接口、RS23接口、CAN接口、USB接口、HMI接口、SIM接口和Khernet接口，第四晶振電路與第四FPGA晶片、第三DSP晶片連接，第四晶振電路為第四FPGA晶片與第三DSP晶片提供外接時鐘，第四 FPGA晶片與RS485接口、RS232接口和SIM接口的數據線均有獨立連接，第四FPGA晶片與 USB接口、HMI接口和Khernet接口共用一條數據線，第三DSP晶片與CAN接口的數據線相連，第四FPGA晶片與第三DSP晶片之間通過共用一條數據總線實現數據通信。
6.如權利要求5所述的基於DSP與FPGA晶片的動態電壓恢復器控制系統，其特徵在於，所述驅動脈衝發生板包括第五FPGA晶片、第二模數轉換晶片、第二信號整形調理電路、 第五晶振電路、第四電源管理模塊、第二光纖驅動電路，第五晶振電路與第五FPGA晶片連接，第四電源管理模塊與第四FPGA晶片連接，第二信號整形調理電路與第二模數轉換晶片連接，第五FPGA晶片與第二模數轉換晶片、第二光纖驅動電路連接。
全文摘要
本發明公開了一種基於DSP與FPGA晶片的動態電壓恢復器控制系統，其包括中央數據處理板、數據採集板、級聯單元調度板、通信接口板、電源板和驅動脈衝發生板，中央數據處理板、數據採集板、級聯單元調度板和通信接口板通過總線實現數據通信，總線包括一條十六位數據總線以及一條十二位地址總線，驅動脈衝發生板通過光纖與級聯單元調度板連接以實現數據通信。本發明能滿足快速動態響應與高計算精度的要求，且能實現穩定的數據通信。
文檔編號H02J3/00GK102244385SQ20101017189
公開日2011年11月16日 申請日期2010年5月11日 優先權日2010年5月11日
發明者周悅, 宋晉峰, 趙金良, 陳國棟 申請人:上海電氣集團股份有限公司