低密度奇偶校驗碼的解碼校驗方法及裝置的製作方法
2023-06-09 04:41:41 3
專利名稱：低密度奇偶校驗碼的解碼校驗方法及裝置的製作方法
技術領域：
本發明涉及通信領域中的前向糾錯技術，特別涉及低密度奇偶校驗碼的解碼校驗
方法和裝置。
背景技術：
通信的不可靠性引發通信前後數據差錯。為了糾正數據錯誤，提高通信質量，通信系統一般採用糾錯編碼技術。通過在數據流中引入冗餘，糾錯編碼能檢測或糾正一定的出錯數據。糾錯編碼技術的目標是獲得特定誤碼率下的最小信噪比(SNR)。根據香農的有噪信道編碼定理，可以推導某一碼率下通信系統達到無誤碼率或任意小誤碼率所必需的最小SNR的理論極限，稱為香農限。距離香農限越近，說明糾錯碼的性能越好。在目前的糾錯碼中，低密度奇偶校驗碼(LDPC)碼以非常逼近香農限的性能獲得了人們的廣泛關注，成為目前最有前景的糾錯編碼技術之一。目前的中國數位電視地面廣播標準(DMB-T)、DVB-S2、802. lln、802. 16e、802. 3n等標準都採用了 LDPC碼。LDPC碼有望成為下一代通信標準中的信道編解碼技術。 LDPC碼屬於線性分組碼，其一般定義為校驗矩陣的零空間。設碼長為N，信息位長度為K，校驗位為M = N-K，碼率R = K/N，則校驗矩陣是一個MXN的矩陣。規則LDPC碼的校驗矩陣結構特性包括(1)每一行含有P個1 ; (2)每一列含有Y個1 ; (3)任何兩列之間位置相同的l的個數不大於l ;(4)與N和M相比，P和Y較小，即校驗矩陣為稀疏矩陣。非規則LDPC碼的校驗矩陣的結構特性類似，但行或列含有的1的個數不等。P和Y分別稱為H的行重和列重，與LDPC碼的性能有很大關係。 LDPC碼可以由Tanner圖表示，如圖1所示。其相應的校驗矩陣H如圖2所示，Tanner圖與校驗矩陣一一對應。圖1中，變量節點(V「Vs)對應於每一個碼字比特，校驗節點(C「C4)對應於每一個校驗方程，變量節點和校驗節點之間的連線(稱為邊)對應於碼字比特與校驗方程的關係。每條邊兩端的節點稱為相鄰節點。與每個節點相連的邊的總數稱為該節點的度。例如，圖1中變量節點K的度為2，它與校驗節點Q和Q相連，受校驗方程1和3的約束。校驗節點Q的度為3，它與變量節點VpVpVe相連，說明參與校驗方程1的碼字比特1、3、6。 本發明主要與LDPC碼的解碼相關，下面介紹LDPC碼的解碼算法。
LDPC碼的解碼一般採用基於置信傳遞(BP)的迭代解碼算法，這也是其性能優越的原因之一。所謂置信傳遞，是指信息的傳遞通過Ta皿er圖中變量節點和校驗節點相聯繫的邊來進行。信息從邊的一個端點傳遞到另一個端點，同一個端點接受與之相連的所有邊傳遞過來的信息。變量節點或校驗節點的度，表明了傳遞到該節點的消息個數。節點的度越大，傳遞到該節點的信息個數越多。變量節點和校驗節點根據接收到的信息進行計算和更新，實現迭代過程。基於置信傳遞的迭代解碼算法是一種軟判決解碼方法，迭代的初始值是接收到的與信道相關的統計值，通常包含多位小數。迭代過程的結束根據譯出的碼字是迭代計算過程，解碼校驗過程。 目前，研究人員已提出多種基於置信傳遞的解碼算法，算法原理相似，其主要的區別在於傳遞的信息。早期的置信傳遞(BP)算法，是一種典型的最大後驗概率(MAP)解碼方式，傳遞的信息是介於0和1之間的概率值。儘管BP算法性能不錯，但其包含的概率計算需要大量浮點連乘運算，解碼複雜度很高，難以硬體實現。 針對這一問題，改進的算法被提出來。對數似然比置信傳遞解碼算法(LLR-BP)利用對數似然比(LLR)代替概率值，使連乘運算變為加法運算，提高了運算精度，有利於硬體實現。但求對數的運算實現起來仍然困難，為了進一步簡化，夏威夷大學的MPC Fossorier等人將Wiberg的最小和(mim-sim)算法應用到LDPC中，通過最小值運算來替代LLR-BP的複雜函數運算，極大地降低了計算複雜度，有利於硬體實現。為了加快迭代速度，減少解碼延時，美國伊利諾州大學Mansour，M. M.和Shanbhag，N. R.提出TDMP算法。TDMP算法不但計算量小，且節省數據存儲量，這有利於減小LDPC解碼器面積、降低功耗。TDMP算法提出後，憑藉其優異的性能備受關注。 為了便於理解本發明，下面對TDMP算法進行簡短的數學描述。
該算法主要針對準循環校驗矩陣定義的非規則LDPC碼。準循環校驗矩陣是目前用得較多的校驗矩陣形式，中國的數位電視標準(匿B-T)和DVB-S2等標準都採用這一矩陣形式。準循環校驗矩陣的結構如圖3所示。它由多個子矩陣(子塊AJ組成。每一行子矩陣叫做子塊行。校驗矩陣的所有子矩陣(Amn)的階相同。A,為全0方陣或非全0方陣。非全0方陣的行重和列重為l，下一行是上一行的循環移位，第一行是最後一行的循環移位。
該算法的基本流程如下 (i)信息初始化。初始化變量節點信息Qn為初始信道信息。 (ii)信息迭代計算。Rmn為當前子塊行計算時校驗節點m向變量節點n傳遞的信息。R' mn為上一次子塊行計算時校驗節點m向變量節點n傳遞的信息。V一表示與第m個校驗節點相連的除了第n個變量節點的其餘變量節點的集合。Vn表示與第n個變量節點相連的所有校驗節點的集合。Q' n表示與第n個變量節點相連的除了第m個校驗節點其餘校驗節點的信息和。Qn表示與第n個變量節點相連的所有校驗節點的信息和。等式(1)和(2)的計算基於子塊行進行，完成校驗節點信息的更新。每個子塊行的校驗節點信息計算完成後，根據等式(3)，完成變量節點信息的更新。
=n雄"(仏)ig",'"i) (i)Q' n = Qn_R' mn (2) G" = Z及腦 /r)、 =e' +L (iii)解碼校驗。 —個子塊行的Qn計算完成後，根據Qn譯出碼字，Qn < 0則碼字比特Z(n) = l，否則Z(n) =0，如等式(4)所示。然後根據校驗矩陣H進行校驗，校驗計算如等式(5)，即計算碼字比特與H矩陣每行的內積。函數mod(x，2)表示x模2運算。內積模2為0，則該行校驗成功。如果H矩陣所有行都校驗成功，則判定碼字是正確的，解碼成功標誌位SF為1，
終止(ii)步信息迭代計算。否則繼續(ii)步和(iii)步。當達到最大迭代次數時，不管解碼成功與否，強行退出整個迭代過程。
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TDMP算法流程中，每一子塊行校驗節點信息計算完成後，新的校驗節點信息值被代入變量節點的更新中，提高了解碼速度。數據吞吐率較典型最小和算法提高了一倍。同時，由於不需保存初始信道信息和變量節點信息Q' n，大大節省了存儲器，減少了晶片面積，降低了功耗。 但在該算法流程中，由於每計算完一個子塊行的校驗節點信息和變量節點信息後，都需要對譯出的碼字進行校驗，因此產生了校驗計算有效性問題。假設準循環校驗矩陣H的行重和列重分別為P和Y。以子塊計算為單位。 一次子塊行迭代計算需要2Xp次子塊計算，校驗計算需要P X Y次子塊運算。通常，P X Y遠大於2X p 。比如對國標O. 4碼率校驗矩陣H，子塊行迭代計算需要14或16次子塊計算，而校驗計算需要245或280次子塊計算。基於子塊的校驗計算次數遠大於迭代計算次數，不僅要求增加邏輯電路以提高校驗計算硬體的並行處理能力，並且要求存儲器(特別是校驗矩陣存儲器)能提供足夠高的帶寬，而後一點難以達到或需要的代價很高。因此，有必要研究更好的校驗方法來解決這一問題。
發明內容
本發明的目的是提供一種LDPC校驗方法和裝置，以克服現有校驗技術的不足。該校驗方法在一次校驗計算時只對部分校驗矩陣操作，多次校驗結果聯合判斷解碼是否結束。這不但降低了計算量、減少了硬體消耗，同時減少了對校驗矩陣存儲器的帶寬壓力，能更好地滿足功耗、面積和速度要求。 以下為了方便，將以前的基於整個校驗矩陣進行校驗計算的方法稱為全校驗方
法，本發明提出的方法稱為部分校驗方法。 本發明提出的部分校驗方法包含如下內容 (i)校驗矩陣H的分解。校驗矩陣H被分解為部分校驗矩陣(PH)。部分校驗矩陣
由校驗矩陣H中的第(l+(idx-l)XSZ)行到第idxXSZ行構成，H的列數不變，如等式(6)
所示。其中SZ為部分校驗矩陣的行數， 一般取值為校驗矩陣H的子塊階數；索引值idx為
部分校驗矩陣的索引，取值為1，2，…，MAXI。 MAXI為部分校驗矩陣的個數。SZ取值為校
驗矩陣H的子塊階數時，MAXI也等於校驗矩陣H的子塊行數。PH( : ， ， idx) = H((l+(idx-l) XSZ) :idxXSZ， ) (6) 所有的部分校驗矩陣ra合在一起即是H矩陣，如等式(7)所示。
M甜^=11 iW(:,:，油) (7)
必=1 (ii)部分校驗計算。當第n次迭代計算完成，進行校驗運算時，首先計算參與校驗的部分校驗矩陣ra的索引值idx， idx計算如(8)式。等式(8)中，函數mod(x， y)表示x模y運算；常數GAP表示錯行校驗間隔，GAP應大於0。
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idx = mod(MAXI+n-GAP， MAXI)+1 (8) 然後根據譯出的碼字進行校驗計算，計算方法如等式(9)。式(9)中Z(j)表示譯出的一維碼字序列；N為碼字長度；計算結果保存在RS(i)中，i取值l，2，3，…，SZ。i S(/) = mod(Z Z(力x屍/Z(z', /血),2) ( 9 ) 根據校驗計算結果RS，計算相對於本次部分校驗矩陣idx的校驗結果，計算方法如等式(10)。其中PF(idx)保存相對於本次部分校驗矩陣的校驗結果。如果校驗計算序列RS全O，本次部分校驗成功，PF(idx)為l，否則PF(idx)為0。
formula see original document page 7 (iii)校驗結果的聯合判斷。根據所有的部分校驗矩陣的校驗結果PF序列，計算解碼成功標誌SF，如等式(11)所示。如果所有的部分校驗矩陣校驗成功(PF序列全l)，SF為l，表示解碼成功，否則SF為O，表示解碼失敗。
formula see original document page 7 本發明方法的優點包括 (1)每行子塊迭代計算完進行解碼校驗時，只有H矩陣的一部分參與校驗計算，大大減少了計算量。比如對中國數位電視地面標準0.4碼率的LDPC碼的H矩陣，採用子塊行劃分部分教研矩陣，每次校驗計算的計算量僅相當於全校驗的1/35。 (2)本發明僅僅部分H矩陣參與校驗計算，降低了 H矩陣存儲器的帶寬要求，使得利用同一H矩陣存儲器支持迭代計算和校驗計算成為可能。 (3)本發明僅僅部分H矩陣參與校驗計算，降低了碼字存儲器的帶寬要求。讀取碼字存儲器次數的減少有利於節省功耗。
(4)本發明在每次部分校驗時採用H矩陣的一部分，產生一個與該部分對應的校
驗結果。當H矩陣所有部分參與校驗後，得到與這些部分H矩陣對應的多個結果。本發明
利用這些結果聯合進行校驗成功的判決。雖然每次校驗只是H矩陣的一部分，但由於H矩
陣所有行最終參與了校驗，因此本發明的校驗性能非常逼近全校驗的校驗性能。 根據本發明部分校驗方法，得到的裝置包括控制器模塊、數據排序模塊、部分校驗
計算模塊、部分校驗結果產生模塊和解碼成功標誌產生模塊。該裝置需要外接校驗矩陣存
儲器和解碼碼字存儲器完成整個校驗功能。 控制器模塊負責控制整個裝置的工作。控制器模塊接收校驗使能信號，碼率信號和校驗矩陣存儲器送來的數據信號。控制器模塊發送地址信號和片選信號讀取校驗矩陣存儲器的數據；發送地址信號、讀寫信號和片選信號讀取解碼碼字存儲器的數據；發送數據選擇信號控制數據排序模塊的排序；發送寄存器清零和計算選擇信號控制部分校驗計算模塊的計算操作；發送結果寄存器清零和結果選擇信號控制部分校驗結果產生模塊生成部分校驗結果；發送標誌寄存器清零和碼率選擇信號控制解碼成功標誌產生模塊生成解碼成功標誌。 數據排序模塊根據解碼碼字比特參與的校驗方程順序對解碼碼字比特進行排序，以便於部分校驗計算模塊的累加計算。部分校驗計算模塊完成等式(9)的計算。部分校驗結果產生模塊完成等式(10)的計算。解碼成功標誌產生模塊完成等式(11)的計算。
本發明裝置的一個特徵是以校驗矩陣的127X 127子塊進行三級流水校驗計算。每級流水一個時鐘周期完成。流水時一個子塊只需l個時鐘周期完成校驗。為了支持子塊處理，數據排序模塊、部分校驗計算模塊和部分校驗結果產生模塊127路並行，解碼成功標誌產生模塊35路並行。部分校驗結果產生模塊和解碼成功標誌產生模塊並行時採用了樹型結構和多輸入門減少時延和面積。 本發明裝置的另一特徵是支持中國數位電視地面傳輸標準中LDPC碼3種碼率的解碼校驗。不同碼率的支持採用了硬體復用的方式，這集中體現於解碼成功標誌產生模塊。該模塊將子矩陣校驗結果和相應邏輯電路分成3組，第1組支持0. 8碼率，第1組和第2組一起支持0. 6碼率，所有3組一起支持0. 4碼率。 本發明算法和裝置主要針對準循環校驗矩陣定義的LDPC碼的TDMP解碼，但不局
限於該類應用。 通過下面的詳細描述，本發明的其它特徵將會變得顯而易見。
圖1是LDPC碼的Tanner圖 圖2是與圖1中的雙向圖對應的矩陣 圖3是LDPC碼的準循環校驗矩陣 圖4是部分校驗和全校驗的誤碼性能比較曲線圖 圖5是部分校驗和全校驗的平均迭代次數比較曲線圖 圖6是本發明裝置結構框圖 圖7是本發明校驗矩陣存儲器數據結構圖 圖8是本發明第1路校驗累加計算示意圖 圖9是本發明部分校驗結果產生模塊示意圖 圖10是本發明解碼成功標誌產生模塊示意圖
具體實施例方式
下文引入LDPC編碼和解碼過程。 編碼時，首先是碼字的生成。根據校驗矩陣H或生成矩陣G都可以得到碼字。本實施例採用生成矩陣G，如等式(12)所示。生成矩陣G與信息位S相乘得到碼字ZG。
ZG = GXS (12) 然後是進行調製。碼字在信道中傳輸前，為了方便傳輸，提高傳輸的可靠性，一般需要調製。本實施例採用BPSK調製，如等式(13)所示。BPSK調製後，碼字變成ZB。
ZB = 2XZG_1 (13) 調製後的數據通過信道到達接收端，會受到噪聲幹擾。本實施例採用高斯白噪聲信道(AWGN)，如等式(14)所示。信道加噪後，接收到的數據變成RE。
RE = ZB+Noise (14) 其中Noise是信道噪聲，Noise可由EbN0計算，EbN0為每比特的信噪比。
當得到接收序列RE，就可以進行解碼過程。本實施例採用前文介紹的TDMP解碼算法進行解碼。TDMP解碼算法解碼時，首先需要初始化接收變量。由於TDMP解碼算法採用軟輸入，輸入解碼器的變量Y由等式(15)計算。
y = zl^ (15)
洲 初始化變量節點信息序列Q等於Y，如等式(16)所示。
Q(n)=Y(n) n=l，2，…，N (16)
初始化校驗節點序列R(m， n)等於全0。 然後進行迭代計算。根據等式(1)和(2)計算校驗節點序列R(m，n)。當一個子塊行的校驗節點計算完成，根據等式(3)計算變量節點。計算中，由於硬體的有限字長效應，需要對變量節點和校驗節點序列進行量化。 迭代計算過程不斷進行，直到解碼成功標誌有效或者迭代次數達到最大值，才退出迭代計算。 當每一子塊行變量節點信息更新完成，根據等式(4)得到解碼碼字。 針對譯出的碼字，可以進行解碼校驗過程。校驗過程在一個子塊行迭代計算完成
時開始，在下一個子塊行變量節點更新前完成，時延有限，這就是本發明需要解決的最大問題。 根據本發明的部分校驗方法，本實施例首先將H矩陣以子塊行劃分為部分校驗矩陣。這樣劃分的目的是與迭代計算過程一致，方便計算。對中國數位電視地面標準中0.4碼率的校驗矩陣，等式4中RZ = 127， MAXI = 35。因此，部分校驗矩陣共35個，部分校驗矩陣索引值idx = 1，2，…，35。 校驗計算時，需要確定GAP的值。本實施例設置GAP為l，迭代計算的子塊行和校驗計算的子塊行錯開l行。 根據本發明，採用等式(9)和(10)計算部分校驗矩陣的校驗和。
根據本發明，採用等式(11)計算校驗成功標誌。 引入本發明的部分校驗方法後，LDPC解碼器的誤碼率如圖4中實線所示，平均迭代次數如圖5中實線所示。為了說明本發明的優點，圖4和圖5中列出在其它條件一樣時，採用全校驗的解碼性能，如圖中虛線所示。本實施例採用的測試數據每點IOOO幀，S卩能測lO—7級誤碼率。從圖4和圖5可以看出，無論根據誤碼率或平均迭代次數，本發明的部分校驗解碼方法的性能都非常逼近全解碼。而從計算量方面，本發明提出的部分校驗方法每次校驗一個子塊行，而全校驗每次校驗所有子塊行。就中國數位電視地面標準0. 4碼率的校驗矩陣而言，全校驗的計算量是本發明的部分校驗計算量的35倍。因此，綜合這兩方面的分析，本發明的方法在大大減少計算量的同時，獲得了好的性能。 圖6是本發明的校驗裝置。該裝置以子塊為計算單位，通過計算一個子塊行中所有非零子塊的校驗和來完成一次部分校驗計算。根據多次部分校驗計算的結果，產生校驗成功標誌。該裝置支持國標DMB-T中三種碼率的校驗操作。下面對該裝置的工作原理進行詳細的說明。 該裝置包括控制器模塊、數據排序模塊、部分校驗計算模塊、部分校驗結果產生模 塊和解碼成功標誌產生模塊，通過外接解碼碼字存儲器和校驗矩陣存儲器來完成校驗操 作。 校驗矩陣存儲器保存國標匿B-T的3種碼率的校驗矩陣，由於存儲的是常數，採用 只讀存儲器ROM實現。考慮校驗矩陣的稀疏性，只存儲不為O的子塊，減少存儲量。校驗矩 陣存儲器中存儲單元的數據格式如圖7，包含兩部分子塊位置和子塊首行1的位置。當子 塊位置比特全1時表示一子塊行結束，此時子塊首行1的位置比特表示子塊行數。校驗矩 陣存儲器總共930個單元，地址線寬度為10比特，支持三種碼率。部分校驗裝置的控制器 發出校驗矩陣存儲器的控制信號，包含相應的地址和片選信號。校驗矩陣存儲器輸出數據 控制器，以產生解碼碼字存儲器的地址信號和數據排序模塊需要的數據選擇信號。
解碼碼字存儲器的單元大小為127比特，每個比特表示碼字中的1位。國標碼字 共7493位，故解碼碼字存儲器包含59個單元。解碼碼字存儲器地址線寬度為6比特，數據 線寬度為127比特。解碼碼字存儲器根據控制器的地址信號，讀寫信號，片選信號輸出數據 (Z0-Z126)到數據排序模塊。 由於參與校驗計算的碼字比特和校驗方程的對應關係不固定，需要數據排序模塊 將參加校驗的碼字比特與校驗方程一一對應起來。數據排序模塊將解碼碼字存儲器送來的 127比特碼字數據(Z0-Z126)根據子塊首行1的位置進行數據排序，以與相應的校驗方程匹 配起來，從而產生固定順序的待校驗數據(D0-D126) 。 D0-D126是ZO — Z126的循環移位， 移位次數為子塊首行1的位置。例如子塊首行1的位置是60，則
DO = Z60
Dl = Z61
D2 = Z62 ...... D66 = Z126
D67 = ZO
D68 = Zl ...... D126 = Z59 數據排序模塊由127路輸入127路輸出的選擇器實現。 部分校驗計算模塊根據數據排序模塊的輸入數據，進行累加計算，計算結果保存 在寄存器中。累加操作從子塊行的第一子塊開始，到最後一個子塊結束。累加結束後，需要 將寄存器清零，以便下一次累加。部分校驗計算127路並行，每一路的電路如圖8所示。部 分校驗計算模塊的控制信號有兩個寄存器清零信號和計算選擇信號。寄存器清零信號用 於在適當時刻對寄存器置零。計算選擇信號選擇送入到寄存器的數據。如果選擇加法結果， 則實現累加功能；如果選擇自身，則實現數據保持功能。 當一個子塊行校驗完後，部分校驗結果產生模塊根據部分校驗計算模塊累加的結 果(RS0-RS127)產生本次部分校驗結果，並保存在相應的寄存器中。圖9是部分校驗結 果產生模塊的硬體架構。為了降低面積和提高速度，圖中採用大量的4輸入1輸出或門(or4xl)。這些或門構成樹型拓撲，共5級，完成本次部分校驗結果的計算。由於校驗矩陣 以子塊行劃分子矩陣，0. 4碼率有35個子矩陣，0. 6碼率有23個子矩陣，0. 8碼率有11個子 矩陣，而每次部分校驗對應其中一個子矩陣，因此需要最多35個寄存器保存不同的部分校 驗結果。每次部分結果需要根據結果選擇信號保存到相應的寄存器(R0-R34)中。寄存器 (R0-R34)在一幀碼字校驗完後需要利用寄存器清零信號清零，準備下一幀碼字校驗。因此 該模塊共有兩個控制信號結果寄存器清零信號和結果選擇信號。該模塊輸出子矩陣校驗 結果(PF0-PF34)到解碼成功標誌產生模塊。 解碼成功標誌產生模塊對所有的子矩陣校驗結果進行判斷，圖10所示，如果所有 子矩陣校驗結果全為l，說明解碼成功，解碼成功標誌為l，否則解碼成功標誌為0。為了支 持3種不同碼率，需要將子矩陣校驗結果分成3組，子矩陣校驗結果PF0-PF11為第1組， PF12-PF22為第2組，PF23-PF34為第3組。第1組支持0. 8碼率，第1組和第2組一起支 持0. 6碼率，所有3組一起支持0. 4碼率。最後根據碼率選擇信號將相應碼率的解碼成功 標誌保存在寄存器器中，提供給LDPC解碼器。 控制器模塊根據校驗使能信號，校驗矩陣數據信號和碼率信號控制整個部分校驗 裝置。控制器模塊輸出地址信號和片選信號，控制校驗矩陣存儲器的數據讀取；輸出地址、 片選和讀寫信號，控制解碼碼字存儲器的數據讀取；輸出數據選擇信號控制數據排序模塊 的數據排序；輸出寄存器清零信號和計算選擇信號控制部分校驗計算模塊的計算；輸出結 果寄存器清零信號和結果選擇信號控制部分校驗結果產生模塊寄存器清零和子矩陣校驗 結果的選擇；輸出標誌寄存器清零信號和碼率選擇信號控制解碼成功標誌產生模塊的標誌 位的產生。 以下說明部分校驗裝置的效果 (1)該裝置校驗速度快，降低了功耗。該裝置進行部分校驗計算時127路並行，1 次處理1個子塊。對0. 4碼率校驗矩陣，行重為7或8，即一個子塊行包含7或8個參與校 驗計算的子塊，因此完成一次部分校驗計算需12或13個時鐘周期。同理，對0. 6碼率校驗 矩陣，完成一次部分校驗計算需17或18個時鐘周期。對0. 8碼率校驗矩陣，完成一次部分 校驗計算需17或18個時鐘周期一次校驗。 (2)該裝置的帶寬要求低，節省存儲器。該裝置在一次部分校驗計算時讀取校驗 矩陣存儲器和解碼碼字存儲器次數等於校驗矩陣的行重。對0. 4碼率，7或8次；對0. 6碼 率，12或13次；對0. 8碼率，26或27次。存儲器的讀取次數少，帶寬要求低，可以復用迭代 計算時用到的存儲器實現，從而節省了存儲器。 (3)該裝置採用3級流水線操作。流水寄存器共163個，都是1比特大小。各級流 水線中儘量採用多輸入門，減小硬體消耗，節省面積。 (4)該裝置的Verilog描述後，基於Xilinx公司Virtex4XC4VSX25 FPGA晶片的綜 合結果使用751比特寄存器，佔總的寄存器資源3% ;使用1600個查找表(LUT)，佔總的 LUT資源7% ;關鍵路徑最大延遲5. 876ns ;最高工作頻率170. 2MHz。
權利要求
一種低密度奇偶校驗碼的解碼校驗方法，其特徵在於該方法包括校驗矩陣H的分解、部分校驗計算及校驗結果的聯合判斷三個步驟；首先校驗矩陣H被分解為部分校驗矩陣；然後在LDPC解碼的迭代過程中，選擇一個部分校驗矩陣進行部分校驗計算，得到一個部分校驗結果；最後根據迭代過程中的部分校驗結果進行聯合判斷，若所有的部分校驗結果為1，則標誌解碼成功。
2. 根據權利要求1所述的解碼校驗方法，其特徵在於所述校驗矩陣H的分解是校驗矩陣H被分解為MAXI個部分校驗矩陣；分解方法第idx個部分校驗矩陣的列數與校驗矩陣H—樣，行由校驗矩陣H中的第(l+(idx-l)XSZ)行到第idxXSZ行構成，其中變量SZ為部分校驗矩陣的行數，取值為校驗矩陣H的子塊階數；變量idx為部分校驗矩陣的索引，取值為1，2，…，MAXI ;MAXI為部分校驗矩陣的個數。
3. 根據權利要求l所述的解碼校驗方法，其特徵在於所述部分校驗計算是計算時首先選擇一個部分校驗矩陣，即確定idx取值，idx取值採用錯序方式，即當前參與迭代計算的部分校驗矩陣與參與校驗計算的部分校驗矩陣不一樣；然後計算該部分校驗矩陣中行校驗結果RS，行校驗結果RS共有SZ個，SZ為部分校驗矩陣的行數；最後根據SZ個RS計算相對於本次部分校驗矩陣idx的校驗結果PF(idx);若行校驗結果都成功，校驗結果PF(idx)為l，表示本次校驗成功，否則為0。
4. 根據權利要求l所述的解碼校驗方法，其特徵在於所述校驗結果的聯合判斷是根據所有部分校驗矩陣的校驗結果(PF)計算總的校驗成功標誌；若所有部分校驗矩陣的校驗結果(PF)都為l，則解碼成功標誌為l，否則為0。
5. —種低密度奇偶校驗碼的解碼校驗裝置，其特徵在於該裝置包括控制器模塊、數據排序模塊、部分校驗計算模塊、部分校驗結果產生模塊和解碼成功標誌產生模塊；控制器模塊控制整個裝置的操作；數據排序模塊對輸入數據重排順序，送入到部分校驗計算模塊進行計算，計算結果送入部分校驗結果產生模塊處理；解碼成功標誌產生模塊對輸入的部分校驗結果進行處理，產生解碼成功標誌信號；該裝置外接校驗矩陣存儲器和解碼碼字存儲器。
6. 根據權利要求5所述的裝置，其特徵在於所述控制器模塊根據校驗使能信號、校驗矩陣數據信號和碼率信號控制所述裝置；所述控制器模塊發送地址信號和片選信號讀取所述校驗矩陣存儲器的數據；所述控制器模塊發送地址信號、讀寫信號和片選信號讀取所述解碼碼字存儲器的數據；所述控制器模塊發送數據選擇信號控制所述數據排序模塊的排序；所述控制器模塊發送寄存器清零和計算選擇信號控制所述部分校驗計算模塊的計算操作；所述控制器模塊發送結果寄存器清零和結果選擇信號控制所述部分校驗結果產生模塊生成部分校驗結果；所述控制器模塊發送標誌寄存器清零和碼率選擇信號控制所述解碼成功標誌產生模塊生成解碼成功標誌。
7. 根據權利要求5所述的裝置，其特徵在於所述數據排序模塊將所述解碼碼字存儲器送來的127比特碼字數據根據子塊首行1的位置進行數據排序，以與相應的校驗方程匹配起來，排序後的數據是127比特碼字比特循環移位，移位次數為子塊首行1的位置。
8. 根據權利要求4所述的裝置，其特徵在於所述部分校驗計算模塊根據所述數據排序模塊的輸入數據，進行累加計算，計算結果保存在其自身寄存器中；累加操作從子塊行的第一子塊開始，到最後一個子塊結束；累加結束後，需要將所述寄存器清零；部分校驗計算127路並行，一次完成一個子塊處理；所述部分校驗計算模塊的控制信號包括寄存器清零信號和計算選擇信號，所述寄存器清零信號用於對所述寄存器置零，所述計算選擇信號選擇送入到所述寄存器的數據，若選擇加法結果，則實現累加功能；若選擇自身，則實現數據保持功能。
9. 根據權利要求1所述的裝置，其特徵在於所述部分校驗結果產生模塊根據所述部分校驗計算模塊累加的結果產生本次部分校驗結果，並保存在其自身寄存器中；所述部分校驗結果產生模塊採用5級樹型結構，多個4輸入1輸出或門(or4xl)，完成本次部分校驗結果的計算；校驗矩陣以子塊行劃分子矩陣，35個寄存器(R0-R34)用來保存不同的部分校驗結果；所述寄存器(R0-R34)在一幀碼字校驗完後需要利用寄存器清零信號清零；所述部分校驗結果產生模塊的控制信號包括結果寄存器清零信號和結果選擇信號；所述部分校驗結果產生模塊輸出子矩陣校驗結果(PF0-PF34)到所述解碼成功標誌產生模塊。
10. 根據權利要求1所述的裝置，其特徵在於所述解碼成功標誌產生模塊對所有的子矩陣校驗結果(PF0-PF34)進行判斷，若所有子矩陣校驗結果全為l，解碼成功，解碼成功標誌為1 ;所述解碼成功標誌產生模塊將子矩陣校驗結果的計算分成3組邏輯電路；第1組計算0. 8碼率的解碼成功標誌，第1組和第2組一起計算0. 6碼率的解碼成功標誌，所有3組一起計算0. 4碼率的解碼成功標誌；所述解碼成功標誌產生模塊根據碼率選擇信號將相應碼率的解碼成功標誌保存在自身寄存器中。
全文摘要
本發明公開了一種低密度奇偶校驗碼的校驗方法及裝置，本發明是將低密度奇偶校驗碼的校驗矩陣分解為行子矩陣。每次校驗時只採用一個行子矩陣來計算，得到一個部分校驗結果。根據所有行子矩陣的部分校驗結果聯合計算最終的校驗結果。相對於傳統整個校驗矩陣都參與校驗的全校驗方法，本發明大大減少了每次校驗計算的計算量，降低了存儲器的帶寬要求，從而減少硬體開銷，節省功耗，減小面積。同時，仿真結果說明本發明在迭代次數和誤碼性能都和全校驗方法非常接近。
文檔編號H03M13/00GK101753150SQ200910200470
公開日2010年6月23日 申請日期2009年12月22日 優先權日2009年12月22日
發明者劉靜, 張小軍, 李寶將, 李斌, 田應洪, 蔣穎丹, 賴宗聲, 馬聰 申請人:華東師範大學