半導體電路布置及其生產方法
2023-06-05 08:07:46 2
專利名稱：半導體電路布置及其生產方法
技術領域：
本發明涉及半導體電路布置，在第一導電類型的基底中具有整體形成的電路元件，其中至少包括一個控制電極及第一和第二電極連接，並且涉及這樣的半導體電路布置的生產方法。
進一步，重要的是這樣的MOS四極管和MOS五極管的高頻性能，由此，首先，柵極連接的總電阻，並且特別是高頻柵極的總電阻的問題是，四極管中高頻柵極的阻抗噪擾增強，由此確定元件的噪聲特性。除此之外，伴隨柵極電阻升高，可達到的高頻峰值降低。對於MOS四極管生產過程，為了得到儘可能小的柵極電阻，由此全部使用了金屬柵極，其典型值為大約RS＝40mΩ/□大致量級的膜電阻，小於在CMOS過程通常使用的柵極聚合體，它具有典型膜電阻大約RS＝20m到150Ω/□。
發明內容
本發明基於這樣的任務給出半導體電路布置，特別是具有多個控制電極的半導體電路布置，也就是至少兩個柵極電極，其中的一個是高頻柵極，通過使用四極管或五極管來調整，控制電極的柵極電阻，通常通過採用金屬柵極，來實現控制電極的柵極電阻相對較小的量級，以及製造這樣的半導體電路布置的容易執行的過程。
通過權利要求1限定的方法和權利要求11限定的半導體電路布置，來實現本發明任務的方案。
根據本發明，在半導體基底主表面背向一側，至少一個最好由多晶矽製成的控制電極部分矽化。由此在前面，對於膜電阻的減小，本發明加入了多晶矽上控制電極的矽化，由此在與前述的金屬柵極技術的比較中，可以實現更可比的噪聲值。實驗已經顯示，在多晶矽上的控制電極或柵極不矽化的情況下，噪聲本質上更低。對於矽化通過利用TiSi工藝，可以實現大約3Ω/□的膜電路從後面本發明的描述中可以看到，從矽化物中留下了第一電極連接或漏極連接。理論上，通過根據本發明的自調整矽化過程，柵極區、源極區、中間區和漏極區同時矽化。然而，暴露了矽化的漏極連接具有更差的抵抗靜電放電的強度(ESD強度；ESD＝靜電放電)。特別是在這樣的應用中，通過這個創造性的半導體電路布置，特別是作為分離元件的四極管或五極管，或者在集成電路中，實現作為所謂的I/O電晶體的應用，在這種情況下，使用了具有不足強度的矽化的漏極，應該從矽化物中留下漏極區。
通過本發明的優選實施例可以看到，至少一個控制電極部分矽化。在整個控制電極剩餘的矽化區，是具有足夠低的總阻抗的控制電極。在控制電極最小長度為大約0.6到大約3.0um，特別是大約1.4um的情況下，控制電極沒有矽化的部分能夠具有0.2到大約0.8um，特別是0.4um的延伸。
進一步需要規則的柵極一般不被矽化，並且靠近漏極電路的柵極與由此緊鄰的柵極之間的中間區域部分矽化。
另一方面，當第一電極連接或漏極連接之一只被部分矽化，並且電極連接(漏極連接)的矽化區域與所屬觸點之間的距離選擇得足夠大時，同樣根據本發明的原理，能夠得到足夠的ESD強度。
從進一步的從屬權利要求中顯示了本發明的優選實施方案。
本發明的進一步的特點、優點和用途可以結合附圖從後面本發明優選實施例的描述中表現出來。圖示顯示了圖1 本發明優選實施例的示意性剖視圖；圖2 本發明實施例的示意性剖視圖，其中兩個柵極部分矽化；圖3 本發明實施例的示意性剖視圖，其中不包括通過矽化產生的兩個完整的柵極；圖4 本發明實施例的示意性剖視圖，其中漏極被部分矽化。
具體實施例方式
根據本發明的優選實施例，圖1中顯示的半導體電路布置包括一個高頻MOS四極管，作為集成半導體電路的開關元件。它根據標準CMOS過程生產，已知在p導體類型(根據這些定義，p摻雜＝第一導電類型)的矽化物上提供有半導體基底1，其中整體形成的電路元件顯示了在柵極絕緣體12上至少兩個多晶矽6的控制電極，即具有溝槽區VT1的高頻柵極G1，和經過中間區具有溝槽區VT1的分離的控制柵極G2，以及第一電極連接，即漏極連接D，和第二電極連接，即源極連接S(包括源極So和基底電路Su)。在柵極聚合體G1和G2中，通過溝槽摻雜，溝槽區VT1和VT2可以不同地摻雜，這樣，同樣分別會n摻雜或p摻雜。在基底1中，通過摻雜形成的p區2作為p阱，而漏極嵌入p+區作為基底電極。參考數字3、4和5指示分別在源極區、漏極區和中間區的低摻雜n-LDD區(LDD＝低摻雜漏極)。特點是柵極G1和G2橫向旁邊的襯墊7(所謂「襯墊」)上形成絕緣體，參考數字7、8和9指示源極連接S、漏極連接D，以及兩個柵極之間的中間區的n+摻雜區，其中，如前述中，通過上述柵極或溝槽和漏極電路中襯墊7，源極S和中間區的每個中的觸點8、9和11明顯分離。通過容易地放置掩模，調整柵極G2或通道與漏極連接D之間的主要距離。部分或者也會完全使用n+摻雜，將柵極G1和G2摻雜。p阱2在漏極電路D的柵極G2與n+摻雜觸點11之間的區域結束。R指示高阻值的電阻。
為了實現絕緣(FOX＝氧化區)、p阱、溝槽區、柵極、LDD電路區、柵極管腳的一側上的襯墊區、由已知生產過程形成的n+和p+區(例如參見Widmann的「高度集成開關的技術」，Springer出版社，第2版，第5頁)，使用了自調整的矽化過程。由此，形成了LPCVD過程(LPCVD＝低壓氣相沉積)中的TEOS-SiO2膜14(TEOS＝四-乙烯基矽)，並且通過漆包掩模和蝕刻構成。其中確定了連續矽化過程的區域。為了通過將第一矽化物快速熱退火(RTA＝快速熱退火)，由濺射(陰極射線原子濺射)產生薄的鈦膜，也就是提供鈦和矽轉化成鈦化矽TiSi10，並且鈦與矽化物接觸。通過另外的腐蝕過程，來去掉剩餘物，例如沒有轉化的鈦。通過進一步的RTA步驟(兩步矽化)，在低阻相(C54)中，高阻相的鈦化矽膜(C49)被轉化。對於矽化過程需要兩個膜，第一膜中不允許使用過高的溫度，而需要最佳溫度附近的適當溫度，例如變成低阻矽化鈦的溫度。使用高溫會存在危險，鈦已經與SiO2中的矽反應，並且這導致了在絕緣的矽化區之間導電。由此，過程不只自調整。在2中，矽化過程允許高溫，然後發現SiO2上沒有鈦。通過標準CMOS過程的現有反應步驟，保證了預金屬—絕緣物的沉積，及進一步的過程。
進一步，需要所述控制柵極不被矽化，並且靠近漏極連接的柵極與由此緊鄰的柵極之間的中間區域部分矽化。
另一方面，當第一電極連接或漏極連接之一只被部分矽化，並且電極連接(漏極連接)的矽化區域與所屬觸點之間的距離選擇得足夠大時，同樣根據本發明的原理，可以得到足夠的ESD強度在圖2、3和4中，再次用放大的剖視圖表示了根據本發明的柵極矽化物的原理性改變，其中在圖2、3和4中，在更好描述的基礎上，只顯示了矽化區10、柵極絕緣體12、柵極聚合體13和襯墊7。
圖2的實施例符合根據圖1具體描述的例子，從而能夠在那個描述中被引用。這裡至少一個控制電極G2部分矽化。在整個控制電極剩餘的矽化區，是具有足夠低的總阻抗的控制電極G2。在控制電極最小長度為大約0.6到大約3.0um，特別是大約1.4um的情況下，控制電極沒有矽化的部分能夠具有0.2到大約0.8um，特別是0.4um的延伸。
通過圖3的特定實施例，G1與G2之間彼此分離的區域部分矽化，控制電極G2和漏極不矽化。然而，這一實施例的效果不比圖2的特定優選實施例更差通過圖4的特定實施例，漏極區部分矽化。當漏極連接的矽化區與漏極觸點之間的距離選擇得足夠大時，那麼在這種情況下能夠得到足夠的ESD強度。
參考符號列表1 半導體基底2 P區3、4、5 低摻雜nLDD區6 多晶矽7 襯墊8、9、11 n+摻雜觸點區10 矽化區12 柵極絕緣體13 柵極聚合體14 TEOS-SiO2膜G1 高頻柵極G2 控制柵極D 漏極連接S 源極連接VT1、VT2 溝槽區
權利要求
1.一種製造半導體電路布置的方法，在第一導電類型的半導體基底(1)上具有整體形成的電路元件，其中包括至少一個控制電極(G1、G2)及第一(D)和第二(S)電極連接，其特徵在於，在其半導體基底主表面的背側，至少一個控制電極至少部分矽化。
2.根據權利要求1的方法，其特徵在於，通過矽化形成的第一電極連接(D)被保留。
3.根據權利要求1和2的方法，其特徵在於，至少第一電極連接(D)根據需要被部分矽化。
4.根據權利要求1到3的方法，其特徵在於，至少控制電極(G2)只被部分矽化。
5.根據權利要求1到4的方法，其特徵在於，所述半導體電路布置包括相鄰布置的兩個控制電極(G1、G2)，並且電極連接的一個完全矽化，而另一個控制電極不矽化，或者只部分矽化。
6.根據權利要求1到5的方法，其特徵在於，通過自調整的矽化方法，進行至少一個控制電極和/或至少一個電極連接的矽化。
7.根據權利要求1到6的方法，其特徵在於，通過矽化鈦(TiSi)、矽化鎢(WSi)或其它相應的高溫穩定性含金屬矽化合物的矽化被執行。
8.根據權利要求1到7的方法，其特徵在於，至少一個控制電極包括多晶矽。
9.根據權利要求1到8的方法，其特徵在於，所述半導體電路布置具有至少兩個控制電極的分離元件。
10.根據權利要求1到9的方法，其特徵在於，所述半導體電路布置具有至少兩個控制電極的高頻電晶體。
11.半導體電路布置，在第一導電類型的半導體基底(1)上具有至少整體形成的開關元件，其中包括至少一個控制電極(G1、G2)以及第一(D)和第二電極連接(S)，其特徵在於，在所述半導體基底主表面的背側，至少一個控制電極至少部分矽化
12.根據權利要求11的半導體電路布置，其特徵在於，通過矽化形成的第一電極連接(D)被保留。
13.根據權利要求11或12的半導體電路布置，其特徵在於，至少第一電極連接(D)根據需要被部分矽化。
14.根據權利要求11到13的半導體電路布置，其特徵在於，至少控制電極(G2)只被部分矽化。
15.根據權利要求1 1到14的半導體電路布置，其特徵在於，所述半導體電路布置包括相鄰布置的兩個控制電極(G1、G2)，並且電路連接的一個完全矽化，而另一個控制電極不矽化，或者只部分矽化。
16.根據權利要求11到15的半導體電路布置，其特徵在於，通過自調整的矽化方法，進行至少一個控制電極和/或至少一個電極連接的矽化。
17.根據權利要求11到16的半導體電路布置，其特徵在於，通過矽化鈦(TiSi)、矽化鎢(WSi)或其它相應的高溫穩定性含金屬矽化合物的矽化被執行。
18.根據權利要求11到17的半導體電路布置，其特徵在於，至少一個控制電極包括多晶矽。
19.根據權利要求11到18的半導體電路布置，其特徵在於，所述半導體電路布置具有至少兩個控制電路的分離元件。
20.根據權利要求11到19的半導體電路布置，其特徵在於，所述半導體電路布置具有至少兩個控制電路的高頻電晶體。
全文摘要
本發明涉及半導體電路布置，在第一導電類型的基底(1)中具有整體形成的電路元件，其中包括至少一個控制電極(G1，G2)及第一(D)和第二(S)電極連接。根據本發明，在所述半導體基底主表面的背側，至少一個控制電極至少部分矽化。
文檔編號H01L21/28GK1402881SQ00816389
公開日2003年3月12日 申請日期2000年11月30日 優先權日1999年11月30日
發明者C·赫朱姆, K·-H·米勒, U·克魯貝恩 申請人:因芬尼昂技術股份公司